VHDL语言与数字集成电路设计
课程习题安排
一 数字电路的逻辑设计
思考题:
1 什么是数字集成电路 数字集成电路的设计层次主要分为哪些部分
2 数字电路中的组合逻辑具有什么特点 主要采用哪些方式描述
3 数字电路中的时序逻辑具有哪些特点 时序逻辑电路可以分为哪几类 简要描述时序逻辑电路的分类及其特点.
计算题:
1 一个比较器可以将2个2位二进制数输入A与B进行比较,当A大于B时,输出F为高电平,否则F为低电平.写出该电路的各种描述方式.
2 一个简单的模6计数器具有1个时钟输入端和1个进位输出端,请写出该电路的各种描述方式.
3 采用与非门的形式设计D锁存器和D触发器,画出对应的逻辑电路图.如果反相器的延迟时间为1ns,2输入与非门延迟时间为2ns,则D锁存器的最高信号变化频率应该为多少
二 数字集成电路的基本单元
思考题:
1 数字集成电路中信号的时间延迟主要由什么因素导致
2 从性能优化的角度考虑,组合逻辑的基本单元包含哪些逻辑器件
3 什么是建立时间和保持时间,它们与什么因素有关 时序电路设计中应该考虑哪些时间关系
计算题:
1 性能优化设计是采用调整晶体管的宽度以保持输出电阻一致.器件宽度的增加会使器件的逻辑面积和电容发生线性增加,而当电阻不变时,器件的功率消耗与电容成正比.已知一个8输入与非门可以采用下列两种结构实现.以最小尺度的反相器作为标准,分别分析这两种结构电路的晶体管使用量,延迟时间,逻辑面积和功耗情况.
2 考虑性能优化的条件,以最小尺度的反相器的延迟时间作为标准延迟时间单位.对于利用NAND2 构建的D触发器,建立时间为多少
3 在一个集成功能模块的设计中,需要使用大约2万个D触发器.这些触发器都需要依靠统一的外部时钟输入进行触发.采用什么措施可以有效降低从外部时钟输入端口到触发器时钟端口的时间延迟,描述出你所采用的结构,并估计出对应的时间延迟.
三 数字集成电路的设计方法与流程
思考题:
1 目前数字集成电路的设计方法主要分为哪几类 它们各自具有什么特点
2 简要描述数字集成电路的设计流程.
3 在数字集成电路设计过程中,将会进行哪些形式的仿真 它们各自具有什么特点
计算题:
1 对于逻辑函数,在采用不同的设计方式(全定制,半定制,FPGA器件)进行设计时,应分别将函数表达为什么形式,才能形成与器件设计直接的对应
2 在功能仿真时,为上述函数设置合适的输入激励信号,画出电路的输入输出波形.
3 采用全定制设计方式设计上述逻辑电路时,若NAND2的延迟时间为2ns,NAND3的延迟时间为3ns,为了得到稳定可靠的输出信号,输入信号的最高频率应限制在什么范围 在此条件下,为上述函数设置合适的输入激励信号,画出电路的输入输出波形.
四 VHDL的基本结构
思考题:
1 利用Maxplus2 进行设计(采用图形输入法),主要有哪些设计步骤 其中的仿真属于什么形式的仿真
2 VHDL语言的实体主要对应于电路的哪部分描述 在编写实体时,应注意包含哪些重要概念
3 信号模式主要有哪几类 它们各自具有什么特点
计算题:
1 标准的8位数据选择器74x151和4位二进制计数器74x163的逻辑符号表达如下.请分别为这2种器件编写实体程序.
2 参考74x163的逻辑符号,利用类属语句generic编写一个通用的n位二进制计数器的实体程序.
3 指出下列实体程序中存在哪些错误:
entity mux/5 is
port( d: in bitvector
s: bit;

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