VHDL语言与数字集成电路设计

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q:out bit;
);
end entity;
五数据与运算
思考题:
1 VHDL具有哪些数据对象它们各自具有什么特点
2 VHDL的逻辑运算主要包含哪些运算可以对哪些数据类型进行逻辑运算
3 VHDL中的std_logic类型具有什么特点在使用时需要对什么包集合进行说明如果要对该类型数据进行算术运算,应该怎样做
计算题:
1 在所给变量定义条件下,判断下列赋值是否合法.
type row is array (7 downto 0) of std_logic;
type array1 is array (0 to 3) of row;
type array2 is array (0 to 3) of std_logic;
type array3 is array (0 to 3,7 downto 0) 0f std_logic;
signal x:row; signal y:array1;
signal v:array2; signal w:array3;
......
x(0)<=y(1)(2); x(2)<=w(2,1);
x<=v(1); x<=y(0);
x<=w(2); x<=w(2,2 downto 0);
v(0)<=w(2); v(0)<=w(2,2 downto 0);
y(1)(7 downto 3)<=x(4 downto 0);
w(1,5 downto 1)<=v(2)(4 downto 0);
2 在所给信号定义条件下,判断下列运算是否合法.
signal a:bit:='1';
signal b:bit_vector(3 downto 0):="1100";
signal c:bit_vector(3 downto 0):="0010";
signal d:bit_vector(7 downto 0);
signal e:integer range 0 to 255;
signal f:integer range -128 to 127;
......
b(0) and a ; a+d(7); not b xnor c;
c nand d ; e-f ; bd; b sra 1 ; c srl -2 ;
f ror 3 ; d<=c ; f:= 100 ;
3 按照2题的信号定义,若下列运算均为合法,写出运算后的结果及结果的数据类型.
X1 <= a & b;
X2 <= b XOR c;
X3 <= b rol 2;
X4 <= a AND NOT b(0) AND NOT c(1)
六赋值语句,进程语句
思考题:

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