文档预览： 摘要:在数字电路的设计中,时序设计是一个系统性能的主要标志,在高层次设计方法中,对时序控制的抽象度也相应提高,因此在设计中较难把握,但在理解RTL电路时序模型的... 点击下载

文档预览： 前言本教程定位于 FPGA/CPLD 的快速入门.由于目前 ALTERA 器件和软件使用的人和教学资料最多,开发软件使用也比较简单,所以本教 程以 ALTERA 公司的芯片和相应的... 点击下载

文档预览： 摘要:在数字电路的设计中,时序设计是一个系统性能的主要标志,在高层次设计方法中,对时序控制的抽象度也相应提高,因此在设计中较难把握,但在理解RTL电路时序模型的... 点击下载

文档预览： 图1 Byteblaster II编程器注:VCC的电压与被编程的器件的I/O电压相同,I/O电压=5V,则VCC=5V;I/O电压=3.3V,则VCC=3.3V,以下同.另,通常情况下使用时不必... 点击下载

文档预览： Note that not all Altera boards have this header soldered on. If you are using the MAX CPLD, refer to Appendix C for pin assignment tables. The MAX... 点击下载

文档预览： This type of custom solution can deal with all requirements for a lower price. This paper discusses a radical and innovative architecture using CPLDs to ... 点击下载

文档预览： FPGA实验系统指标1,采购清单项目型号数量1Spartan-3ESpartan-3E Starter Kit242A/D子板PMOD.AD1123D/A子板PMOD.DA2124Xilinx Virtex-II Pro开发系统... 点击下载

文档预览： "Unfortunately, and despite 40 years of parallelizing compilers for all sorts of machines, [optimization] algorithms don't work terribly well." Ian Page, ... 点击下载

文档预览： FPGA/CPLD数字电路设计经验分享摘要:在数字电路的设计中,时序设计是一个系统性能的主要标志,在高层次设计方法中,对时序控制的抽象度也相应提高,因此在设计中较难把握... 点击下载