第五章 组合逻辑电路设计
5.1 门电路
5.2 编码器
5.3 优先编码器
5.4 译码器
5.5 多路选择器
5.6 数值比较器
5.7 加法器
在前面的各章里,分别介绍了VHDL语言的语句,语法以及利用VHDL语言设计硬件电路的基本方法,本章重点介绍利用VHDL语言设计基本组合逻辑模块的方法.
5.1 门电路
二输入异或门
二输入异或门的逻辑表达式如下所示:
二输入异或门的逻辑符号如图所示,真值表如下表所示:
a b y
0 0 0
0 1 1
1 0 1
1 1 0
例:采用行为描述方式设计的异或门
(依据逻辑表达式)
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xor2_v1 IS
PORT(a,b: IN STD_LOGIC;
y: OUT STD_LOGIC);
END xor2_v1;
ARCHITECTURE behave OF xor2_v1 IS
BEGIN
y y y y y y <='X';
END CASE;
END PROCESS;
END dataflow;
二输入异或门的仿真波形

5.2 编码器
用一组二进制代码按一定规则表示给定字母,数字,符号等信息的方法称为编码,能够实现这种编码功能的逻辑电路称为编码器.

I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0
0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0

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