嵌入式系统数字图像采集接口电路设计
关键词:嵌入式系统,图像采集,接口电路,I/O
一,引言 随着半导体技术的飞速发展,具有图像功能的嵌入式应用愈来愈多.从数码相机,可视电话,多功能移动 电话等消费产品到门禁,数字视频监视等工业控制及安防产品,图像采集和处理已成为重要的组成部分之 一.图像采集需要进行同步信号的处理,比通常的A/D数据采集过程复杂,电路的设计也较为困难.传统 PC上的图像采集卡都是在Philips,Brooktree等半导体公司提供的接口芯片基础上,由专业公司开发生产. 在嵌入式系统中不同的处理器和图像传感器的信号定义及接口方式不同,没有通用的接口芯片.另外,利 用系统中的现有资源设计图像采集电路,可以减少器件数量,缩小产品体积和降低系统成本.所以,通常 嵌入式系统中要求自行设计图像采集接口电路.本文针对不同采集速度的要求,提出了两种图像采集接口 电路的设计方法.
目前市场上主流的图像传感器有 CCD,CMOS 两种器件,其中 CMOS 器件上世纪 90 年代产生,近年来 得到了迅速发展.传感器的输出有模拟和数字两种.由于 CMOS 器件功耗小,使用方便,具有直接数字图 像输出功能,作者在设计时选用了 CMOS 数字输出图像传感器件.其他方式器件的接口设计与此类似,将 在讨论中说明. 本文内容做如下安排:第二部分简述图像信号的特点;第三,四部分分别介绍I/O和内存直接写入两种接口 设计方法;最后部分是讨论. 二,图像信号介绍 图 1 给出了采样时钟(PCLK)和输出数据(D)之间的时序关系.在读取图像数据时用 PCLK 锁存输出数据. 除采样时钟(PCLK)和数据输出(D)外,还有水平方向的行同步信号(HSYNC))和垂直方向的场同步信号 (VSYNC).对于隔行扫描器件,还有帧同步信号(FRAME).如图 2,一帧包括两场.图 2 中窄的矩形条是 同步脉冲,同步脉冲期间数据端口输出的数据无效. PLCK 存在时,图像数据端口连续不断地输出数据.由于行之间以及场之间输出数据无效,在采集图像数 据必须考虑同步信号,读取有效数据才能保证图像的完整性.
三,I/O接口设计 对于MCU,DSP处理器,I/O是最方便的访问方式之一.以I/O方式读取图像数据不仅可以简化电路设计, 而且程序也很简单.但由于读取每一个像素都要检测状态,在处理器速度低的情况下,读取图像慢.在处 理器速度快或图像采集速度要求不高的应用中,I/O接口方式是一个较好的选择. 1,电路原理和结构 在图像传感器和处理器之间,利用两个锁存器分别锁存状态和图像数据,处理器通过两个 I/O 端口分别读 取.图 3 中,在采样时钟的上升沿数据锁存器保存传感器输出的图像数据,当处理器通过 I/O 口读取图像 时,数据锁存器输出数据.其它情况下,锁存器输出处于高阻状态.处理器通过状态锁存器读取同步信号 和图像就绪(Ready)指示信号. 在数据锁存器保存图像数据的同时, 状态锁存器产生 Ready 信号(从'0'到'1'). 处理器读取图像数据时,Ready 信号自动清除(从'1'到'0').处理器读取状态时锁存器驱动总线,其他情况 下输出处于高阻状态.
2,图像读取流程
要保证图像的完整性就必须从一场图像的第一行开始读取,对于隔行扫描输出的图像则必须从一帧的第一 行开始读取.读取每行图像数据时,则从该行的第一个像素开始.因此,在读取图像数据前应先判断场和 行的起始位置.图 4 是通过 I/O 接口方式读取图像数据的流程.读取每个像素数据前先查询数据状态,如 果数据已准备好则读取数据.
3,同步信号检测 为了简化电路设计,用处理器直接读取同步信号,然后找出场和行的起始位置. 从图 2 可以看出,处理器读取同步信号时,信号可能处在同步脉冲状态('1')或正常状态('0').对于那些同步 信号反向的器件,则分别为'0'和'1'.如果信号处于同步脉冲状态,第一次检测到的正常状态就起始位置. 如果信号处于正常状态,则首先检测到脉冲状态,然后用同样的方法确定起始位置. 通过上述方法可以检测出场的起始位置和行起始位置. 4,用 VHDL 设计锁存器
在应用中,以上两个锁存器的功能和其他逻辑集中在一起,用可编程逻辑器件实现.下面分别为它们的 VHDL 表示. 设 DO(0-7)是锁存器输出端,DI(0-7)是锁存器输入端,DM(0-7)是中间状态,Data_R 是数据读信号(低电平 时有效),则数据锁存器的 VHDL 描述为: Process (reset, PCLK) -- 锁存图像数据
Begin If reset='0' then DM<="00000000"; -- 清除数据 Else if PCLK'event and PCLK='1' then DM<=DI; -- 锁存数据 End if; End process; Process (DM, Data_R) -- 读取图像数据 Begin If Data_R='0' then DO<=DM; -- 输出图像数据 Else DO<="ZZZZZZZZ" -- 输出高阻 End if; End process; 进一步设数据有效状态为 Dstatus, 状态读写信号为 Status_R (低点平时有效),则状态锁存器的 VHDL 描 述为: Process (reset, PCLK,Data_R) -- 数据有效状态控制 Begin If reset='0' or Data_R='0' then Dstatus<='0'; -- 清除状态 Else if PCLK'enent and PCLK='1' then Dstatus<='1'; -- 设置状态 End if; End process; Process (Dstatus, Status_R) --读取状态和同步信号

下一页