通信信号处理 开发板 -GN0204 硬件说明书 V2.0.1 @ 2010 上海宇志 caspl.cn 通信信号处理板GN0204 1 版本修订 最新版: V2.0.1 完成于2010/10/16 替换版本:V1.2.0 完成于2009/05/22 版权声明 ? 2010,上海宇志通信技术有限公司. 非商业用途的复制、转载、摘编、修改、抄袭本文档内容,务必注明出处. 提示 上海宇志建议客户在决定购买产品或者服务,以及确信任何公开信息之前, 阅读有关产品的最新说明. 联系我们 上海市杨浦区国定东路275-8号1313B室(绿地汇创国际) Tel/Fax: 021-35317305 Email: SPL_20100518@126.com QQ在线: 174632971 http://www.caspl.cn 上海宇志通信技术有限公司 1 目录第一部分 硬件资源配置.2 第二部分 各功能模块硬件连接关系.4 一、电源部分.4 二、DSP(TMS320C6713)部分.4 三、FPGA(EP2C70F672C8)部分 15 四、USB2.0(CY7C68013)接口部分.16 五、时钟管理部分.18 上海宇志通信技术有限公司 2 第一部分 硬件资源配置 板上资源: 采用 TI 公司的高速浮点型处理器 TMS320C6713B,主频 200MHz, 300/225MHz 可选配,分别达 1600/2400/1800 MIPS,具有强大的通用信号 处理能力; ALTERA CycloneII EP2C70F672C8 芯片,门数资源非常丰富,可满足 目前绝大多数的信号处理硬件编程和控制能力; ALTERA MAXII EPM570T144 芯片,可用于板上 DSP 和FPGA 程序代 码在线升级; 1 片*64Mb 16 位总线 FLASH 芯片,用于存储 DSP 运行代码和大量用 户非易失性数据; 1 片*128Mb 32 位总线 SDRAM,扩展 DSP 外部存储器资源; 1 片*64/128/256kb EEPROM,用于存储用户非易失性数据; 2 片*2/4/8Mb 16 位总线 SRAM,扩展 FPGA 外部存储器资源,可做为 数据采集乒乓存储使用; 1 个实时时钟模块(RTC) ,保存实时时间信息,掉电不丢失; 6 个用户指示灯; 1 个用户多功能指示彩灯; 1 个系统复位按键; 1 个配置拨码开关; 接口类型: 1 个FPGAAS 接口; 1 个FPGA JTAG 接口; 1 个CPLD JTAG 接口; 1 个DSP JTAG 接口; 2 个RS232 串行口; 1 个USB2.0 接口,接口芯片为 Cypress 的CY7C68013,支持 480Mbits 高 上海宇志通信技术有限公司 3 速传输; 2 个60pin FPGA IO 扩展接口,分别具有 48/52 个IO 口,方便用户扩展接 口; 1 个60pin 电源和时钟扩展接口,方便用户在板上扩展板卡. 上海宇志通信技术有限公司 4 第二部分 各功能模块硬件连接关系 一、电源部分 板上电源采用+5V 供电,电源由 POWER_JP 输入,分别经 U51 和U52 输出D3.3V 和D1.2V,其中 D3.3V 分别给 DSP 和FPGA 的IO 口及其周边芯片供 电,D1.2V 给DSP 和FPGA 的核电压供电,开发板正常工作消耗电流 400mA 左右. U51 和U52 的型号为 MAX1951,为得到 U51 输出为 D3.3V,则需满足 R186/R188=3.125,为得到 U52 输出为 D1.2V,则需满足 R187/R191=0.5 . 二、DSP(TMS320C6713)部分 TMS320C6713 的存储空间分配如表 2-1: 存储空间描述 大小(字节) 地址空间 片内 L2 RAM 192K 0x0000 0000–0x0002 FFFF 片内 L2 RAM/Cache 64K 0x0003 0000–0x0003 FFFF 保留 24M - 256K 0x0004 0000–0x017F FFFF 外部存储器接口(EMIF)寄存器 256K 0x0180 0000–0x0183 FFFF L2 寄存器 128K 0x0184 0000–0x0185 FFFF 保留 128K 0x0186 0000–0x0187 FFFF HPI 寄存器 256K 0x0188 0000–0x018B FFFF McBSP0 寄存器 256K 0x018C 0000–0x018F FFFF McBSP1 寄存器 256K 0x0190 0000–0x0193 FFFF Timer0 寄存器 256K 0x0194 0000–0x0197 FFFF Timer1 寄存器 256K 0x0198 0000–0x019B FFFF 中断向量寄存器 512 0x019C 0000–0x019C 01FF 配置寄存器 4 0x019C 0200–0x019C 0203 保留 256K - 516 0x019C 0204–0x019F FFFF 上海宇志通信技术有限公司 5 EDMA RAM 和EDMA 寄存器 256K 0x01A0 0000–0x01A3 FFFF 保留 768K 0x01A4 0000–0x01AF FFFF GPIO 寄存器 16K 0x01B0 0000–0x01B0 3FFF 保留 240K 0x01B0 4000–0x01B3 FFFF IIC0 寄存器 16K 0x01B4 0000–0x01B4 3FFF IIC1 寄存器 16K 0x01B4 4000–0x01B4 7FFF 保留 16K 0x01B4 8000–0x01B4 BFFF McASP0 寄存器 16K 0x01B4 C000–0x01B4 FFFF McASP1 寄存器 16K 0x01B5 0000–0x01B5 3FFF 保留 160K 0x01B5 4000–0x01B7 BFFF PLL 寄存器 8K 0x01B7 C000–0x01B7 DFFF 保留 264K 0x01B7 E000–0x01BB FFFF Emulation 寄存器 256K 0x01BC 0000–0x01BF FFFF 保留 4M 0x01C0 0000–0x01FF FFFF QDMA 寄存器 52 0x0200 0000–0x0200 0033 保留 16M - 52 0x0200 0034–0x02FF FFFF 保留 720M 0x0300 0000–0x2FFF FFFF McBSP0 数据端口 64M 0x3000 0000–0x33FF FFFF McBSP1 数据端口 64M 0x3400 0000–0x37FF FFFF 保留 64M 0x3800 0000–0x3BFF FFFF McASP0 数据端口 1M 0x3C00 0000 – 0x3C0F FFFF McASP1 数据端口 1M 0x3C10 0000 – 0x3C1F FFFF 保留 1G + 62M 0x3C20 0000 – 0x7FFF FFFF EMIF CE0 256M 0x8000 0000 – 0x8FFF FFFF EMIF CE1 256M 0x9000 0000 – 0x9FFF FFFF EMIF CE2 256M 0xA000 0000 – 0xAFFF FFFF EMIF CE3 256M 0xB000 0000 – 0xBFFF FFFF 保留 1G 0xC000 0000 – 0xFFFF FFFF 表2-1 上海宇志通信技术有限公司 6 DSP 正常工作的连接除了 IO 电压 3.3V 和核电压 1.2V 供电之外,还需设计 如下几个方面的电路: 工作模式 复位控制 锁相环供电电路 时钟 JTAG 调试接口配置 工作模式: 工作模式通过 R31~R35 进行配置 (如图 2.1) , 配置内容参考 TMS320C6713 的数据手册,查看相应引脚的功能配置. 图2.1 TMS320C6713 提供了 2 种引导方式:主机加载和外接 FLASH(ROM Boot) 加载. 当选择主机加载(host boot)模式时,核心 CPU 停留在复位状态,芯片其 余部分保持正常状态.引导过程中,外部主机通过主机接口(HPI)初始化 CPU 的存储空间.完成所有的初始化工作后,主机向接口(HPI)控制寄存器 DSPINT 上海宇志通信技术有限公司 7 位(位于 HPIC 寄存器)写1,结束引导过程.此时 CPU 退出复位状态,开始执 行地址 0 处的指令.主机加载模式下,可以对 DSP 所有的存储空间进行读/写. 当选择 FLASH 加载模式时,CPU 在复位信号无效之后,仍保持复位状态, 此时位于外部 CE1 空间的 FLASH 中的 1KB 代码通过 EDMA 被搬入地址 0 处, 搬移的位数大小由 boot mode 的配置确定. 传输完成后,CPU 退出复位状态,开始执行地址 0 处的指令.用户可以指 定外部加载 FLASH 的存储宽度, 由boot mode 的配置确定, EMIF 会自动将相邻 的8bit/16bit 数据合成为 32bit 的指令.FLASH 中的程序存储格式应当与芯片的 Endian 模式设置一致. 在实际应用中,为了获得较高的运行速度,通常要把低速 FLASH 中的代码 传送到高速 RAM 中执行, 但大部分应用程序都要超出 1KB, 显然上述的 FLASH 引导过程不能满足全部程序传输的需要,这就需要开发人员自己编写一段"二级 引导程序"来完成剩下的传输工作.需要注意的是, "二级引导程序"要被放在 CE1 空间 FLASH 的起始处.整个 FLASH 引导方式的工作过程如下: ①设备复位,CPU 从CE1 空间的起始处拷贝1KB 数据到地址0处.所拷贝的 这些数据就包含用户编写的二级引导程序. ②拷贝结束,CPU 退出复位状态,从地址0处开始运行二级引导程序.该引导 程序按要求将 FLASH 中的应用程序拷贝到 RAM 的指定位置.完成后,引用 C 程序入口函数 c_int00(). ③c_int00()函数初始化 C 语言运行环境,然后开始运行应用程序. 本开发板中, 对于工作模式的配置, 主要由 R31~R35 上拉或下拉电阻完成. 复位控制: 复位控制通过 MAX823 看门狗芯片来实现(如图 2.2) ,使能上看门狗功能需 焊上 R17 电阻(0 欧姆) ,默认 R17 未焊接.对于 6713 的复位电路较为简单,只 需按照数据手册上的时序要求(Reset Timing)设计即可. 锁相环供电电路: TMS320C6713 的PLL 锁相环输入电压通过 U36 滤波之后给入给 PLLHV 管脚 (如 上海宇志通信技术有限公司 8 图2.2) ,以减少时钟输出的相位噪声. 图2.2 时钟: 开发板中,CLKMODE0 上拉至 3.3V 为高,CLKIN(DSP 工作时钟) 和ECLKIN (External EMIF input clock source 外部存储器接口输入时钟)为39MHZ.根据DSP 的PLL 控制器可以配置不同频率的时钟信号用于 CPU 的内核, 外部存储器、 McASP、数据地址总线等外设.6713 的时钟结构如图 2.3: 图2.3 上海宇志通信技术有限公司 9 TMS320C6713 的时钟配置可以由 PLL 控制/状态寄存器 PLLCSR、 倍频系数 PLLM 以及 PLLDIVx 和OSCDIV1 等相关寄存器进行设置.相关寄存器的描述 如表 2-2、表2-3、表2-4、表2-5. 表2-2 表2-3 上海宇志通信技术有限公司 10 表2-4 表2-5 JTAG 连接: JTAG 具体连接参考 TMS320C6713 的数据手册(注意:步线时 JTAG 口与 DSP 连线应尽量短) (如图 2.4) . 上海宇志通信技术有限公司 11 图2.4 EMIF接口, 存储空间的配置: EMIF 接口由 CE0、CE1、CE2、CE3 共4个存储空间,每个存储空间寻址 范围为 256M 字节 ,数据总线宽度为 32bit ,支持的存储器类型有 SDRAM 、 SBSRAM 、SRAM、Flash 等.其输入时钟由外部 ECLKIN 引脚提供或内部 SYSCLK3 提供. EMIF 接口相关信号如图 2.5: 图2.5 上海宇志通信技术有限公司 12 ECLKIN:为EMIF 外部时钟输入; ECLKOUT:为EMIF 工作时钟 有2个来源:ECLKIN 和SYSCLK3 ,可由EKSRC 寄存器 (DEVCFG.[4]) 配置选择 , EKSRC = 0 时, 选中 SYSCLK3 (默认)EKSRC = 1 时,选中 ECLKIN; ED[31:0]:为32 位数据总线,对应原理图中的 TED[31:0]网络; EA[21:2]:为20 位地址总线,对应原理图中的 TEA[31:0]网络; 0] : CE[3 : 为存储空间选择信号,对应原理图中的 TCE0n、TCE1n、TCE2n、 TCE3n、网络; 0] : BE[3 : 为字节使能信号, 对应原理图中的 TBE0n、 TBE1n、 TBE2n、 TBE3n ARDY:异步存储器数据就绪信号; AOE / SDRAS / SSOE : 为异步存储器读出使能信号/SDRAM 行选通信号 /SBSRAM 读出使能信号, 对应原理图中的 TSDRASn 网络; ARE /SDCAS/SSADS :为异步存储器读使能信号/ SDRAM 列选通信号/ SBSRAM 地址选通信号, 对应原理图中的 TSDCASn 网络; AWE / SDWE / SSWE :为异步存储器写使能信号/SDRAM 写使能信号/ SBSRAM 写使能信号, 对应原理图中的 TSDWEn 网络; HOLD : EMIF 总线保持请求信号; A HOLD :EMIF 总线已保持确认信号; BUSREQ: EMIF 总线请求标志信号. 本开发板中, DSP与外部存储器件的通信主要通过EMIF接口总线来完成 (如图2.6) ,U10(MT48LC4M32B2)为1Mx32x4Banks 共128Mbits 的SDRAM,配 置为 DSP 的CE0 空间, 地址范围为 0x80000000-0x81000000,其地址总线、数据 总线与控制线与 DSP 接口实现无缝连接. SDRAM 行列地址的配置参考如表 2-6: 上海宇志通信技术有限公司 13 表2-6 上海宇志通信技术有限公司 14 图2.6 U9(39VF6401)为4Mx16bit 的FLASH,接在 DSP 的CE1 空间,地址范围 为0x90000000-0x90800000,因DSP 地址总线只有 TEA21~T2 20 根地址线,因此FLASH 地址空间需通过 CPLD 进行扩展, 实际上对于保存 DSP 代码及存储导 航电文等等,39VF1601 存储空间大小已经足够了,而它与 DSP 的地址总线刚好 匹配,因此不需要进行地址扩展.对FLASH 进行写操作时,首先需要对它进行 擦除之后才能写操作,而这中间涉及到擦除和写的命令控制字,具体参考 39VF1601 的数据手册. 在使用 EMIF 接口访问外部存储器件时,根据外部存储器件的特性,还需要 配置相关的寄存器 GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT 等,具体的 配置参数请参考相关数据手册. 此外,DSP 地址总线分别挂在 CPLD 和FPGA 的IO 口上,DSP 的低 16 位 数据总线挂在 CPLD 上,DSP 的32 位数据总线挂在 FPGA 上.设计当中考虑 CPLD 固化一段加载代码,通过 USB 接口取得固化 DSP 和FPGA 的代码保存入 FLASH 中,实现板上程序的在线更新功能. 上海宇志通信技术有限公司 15 三、FPGA(EP2C70F672C8)部分 FPGA 的JTAG 和AS 的配置电路如图 2.7,AS 配置芯片采用 EPCS16,这里 需要注意的是 FPGA 的时钟接口,其内部的 PLL 输入需要专用时钟引脚输入. 图2.7 FPGA 与DSP、 SRAM、 USB 及外围射频板的接口通过 IO 的配置来完成 (如图2.8) ,开发当中只需找到它们之间的连接关系即可. 上海宇志通信技术有限公司 16 图2.8 四、USB2.0(CY7C68013)接口部分 USB2.0 接口采用 CY7C68013-56 接口芯片,它的外围电路简单,其16 位数 据FIFO 总线及各控制线连线引到 CPLD 和FPGA 的IO 口上 (如图 29) , 方便可 编程芯片对其数据传输进行控制.而与计算机的接口通过 USB2.0 接口线与一四 芯USB 插座相连. 上海宇志通信技术有限公司 17 图2.9 USB 接口通常采用异步读写方式进行数据传输, 图2.10 分别是其从 FIFO 模 式异步读写时序 图2.10(1)从FIFO 异步读 图2.10(2)从FIFO 异步写 上海宇志通信技术有限公司 18 此外,详细的开发文档参考 CY7C68013 的数据手册及 FX2 TechRefManual 资料. 五、时钟管理部分 时钟管理部分电路如图 2.11. 图2.11 U13 为-20o C~+70o C 稳定度 1ppm 的10MHz 准正弦输出温补晶振,通过 U12 (AD8012) 的整形和放大之后给入锁相环 ICS525, ICS525 时钟频率输入输出关 系为 上海宇志通信技术有限公司 19 输入为 10MHz 时钟,为得到 39MHz 输出时钟,可选择 VDW=31, [S2:S0] ="011" ,RDW=3. 发人 案. 用型 及相 成、 与变 一份 上海宇志 人员组成, 国内第一 型导航与通 相关软件算 二次软件 同时,公 国内新一 变革.这些 份子的智慧 专注于卫星 为用户提供 家推出面向 通信 DSP/FPG 算法为一体, 件开发中的实 司与相关机 一代卫星导航 些变化不断被 慧. 专注于 星导航、通 供从射频、 向市场的 GN GA 开发平台 已为国内 实际问题, 机构开展更 航系统的发 被加快、提于GNSS 专业 通信产品设计 中频、核心 NSS 软件接 台,拥有完 内外专业技术 代码的"全 更为深入的技 发展,国外导 提升、放大, S 软件接 业的 OEM 产计、开发和 心处理单元 接收机,上海 完全自主知识 术公司、科 全面开源" 技术研究服 导航系统及 ,我们努力 接收机研 M 板卡 产品升级 和技术服务 元、软件算 海宇志受到 识产权,集 科研院所、 获得用户青 服务与产品合 及产业的升 力在这场变 研发 卡供应商 级与软件 上海宇志 Tel/F Ema QQ 在关.公司研发 法、系统集 到了多方面的 集扩频通信与 高校所采购 青睐. 合作开发. 级、更新换 革中担负起 商 件服务提 志 上海市 1313B Fax ail 在线 021- SPL_2 17463 于宇志 发团队由多 集成、软件 的关注.该 与解扩、导购,解决了 换代,引领 起责任、贡 提供商 市杨浦区国定 室(绿地汇 35317305 20100518@1 32971 多年一线专业 件服务等解决 该接收机基于 导航、信号处 了用户在系统 领了技术的发 贡献出中华名 定东路 275- 汇创国际) 126.com sp 业研 决方 于通 处理 统集 发展 名族 -8 号
下载该文档
文档格式：PDF
更新时间：2014-09-30
下载次数：0
点击次数：1
通信信号处理 开发板 -GN0204 硬件说明书 V2.0.1 @ 2010 上海宇志 caspl.cn 通信信号处理板GN0204 1 版本修订 最新版: V2.0.1 完成于2010/10/16 替换版本:V1.2.0 完成于2009/05/22 版权声明 ? 2010,上海宇志通信技术有限公司. 非商业用途的复制、转载、摘编、修改、抄袭本文档内容,务必注明出处. 提示 上海宇志建议客户在决定购买产品或者服务,以及确信任何公开信息之前, 阅读有关产品的最新说明. 联系我们 上海市杨浦区国定东路275-8号1313B室(绿地汇创国际) Tel/Fax: 021-35317305 Email: SPL_20100518@126.com QQ在线: 174632971 http://www.caspl.cn 上海宇志通信技术有限公司 1 目录第一部分 硬件资源配置.2 第二部分 各功能模块硬件连接关系.4 一、电源部分.4 二、DSP(TMS320C6713)部分.4 三、FPGA(EP2C70F672C8)部分 15 四、USB2.0(CY7C68013)接口部分.16 五、时钟管理部分.18 上海宇志通信技术有限公司 2 第一部分 硬件资源配置 板上资源: 采用 TI 公司的高速浮点型处理器 TMS320C6713B,主频 200MHz, 300/225MHz 可选配,分别达 1600/2400/1800 MIPS,具有强大的通用信号 处理能力; ALTERA CycloneII EP2C70F672C8 芯片,门数资源非常丰富,可满足 目前绝大多数的信号处理硬件编程和控制能力; ALTERA MAXII EPM570T144 芯片,可用于板上 DSP 和FPGA 程序代 码在线升级; 1 片*64Mb 16 位总线 FLASH 芯片,用于存储 DSP 运行代码和大量用 户非易失性数据; 1 片*128Mb 32 位总线 SDRAM,扩展 DSP 外部存储器资源; 1 片*64/128/256kb EEPROM,用于存储用户非易失性数据; 2 片*2/4/8Mb 16 位总线 SRAM,扩展 FPGA 外部存储器资源,可做为 数据采集乒乓存储使用; 1 个实时时钟模块(RTC) ,保存实时时间信息,掉电不丢失; 6 个用户指示灯; 1 个用户多功能指示彩灯; 1 个系统复位按键; 1 个配置拨码开关; 接口类型: 1 个FPGAAS 接口; 1 个FPGA JTAG 接口; 1 个CPLD JTAG 接口; 1 个DSP JTAG 接口; 2 个RS232 串行口; 1 个USB2.0 接口,接口芯片为 Cypress 的CY7C68013,支持 480Mbits 高 上海宇志通信技术有限公司 3 速传输; 2 个60pin FPGA IO 扩展接口,分别具有 48/52 个IO 口,方便用户扩展接 口; 1 个60pin 电源和时钟扩展接口,方便用户在板上扩展板卡. 上海宇志通信技术有限公司 4 第二部分 各功能模块硬件连接关系 一、电源部分 板上电源采用+5V 供电,电源由 POWER_JP 输入,分别经 U51 和U52 输出D3.3V 和D1.2V,其中 D3.3V 分别给 DSP 和FPGA 的IO 口及其周边芯片供 电,D1.2V 给DSP 和FPGA 的核电压供电,开发板正常工作消耗电流 400mA 左右. U51 和U52 的型号为 MAX1951,为得到 U51 输出为 D3.3V,则需满足 R186/R188=3.125,为得到 U52 输出为 D1.2V,则需满足 R187/R191=0.5 . 二、DSP(TMS320C6713)部分 TMS320C6713 的存储空间分配如表 2-1: 存储空间描述 大小(字节) 地址空间 片内 L2 RAM 192K 0x0000 0000–0x0002 FFFF 片内 L2 RAM/Cache 64K 0x0003 0000–0x0003 FFFF 保留 24M - 256K 0x0004 0000–0x017F FFFF 外部存储器接口(EMIF)寄存器 256K 0x0180 0000–0x0183 FFFF L2 寄存器 128K 0x0184 0000–0x0185 FFFF 保留 128K 0x0186 0000–0x0187 FFFF HPI 寄存器 256K 0x0188 0000–0x018B FFFF McBSP0 寄存器 256K 0x018C 0000–0x018F FFFF McBSP1 寄存器 256K 0x0190 0000–0x0193 FFFF Timer0 寄存器 256K 0x0194 0000–0x0197 FFFF Timer1 寄存器 256K 0x0198 0000–0x019B FFFF 中断向量寄存器 512 0x019C 0000–0x019C 01FF 配置寄存器 4 0x019C 0200–0x019C 0203 保留 256K - 516 0x019C 0204–0x019F FFFF 上海宇志通信技术有限公司 5 EDMA RAM 和EDMA 寄存器 256K 0x01A0 0000–0x01A3 FFFF 保留 768K 0x01A4 0000–0x01AF FFFF GPIO 寄存器 16K 0x01B0 0000–0x01B0 3FFF 保留 240K 0x01B0 4000–0x01B3 FFFF IIC0 寄存器 16K 0x01B4 0000–0x01B4 3FFF IIC1 寄存器 16K 0x01B4 4000–0x01B4 7FFF 保留 16K 0x01B4 8000–0x01B4 BFFF McASP0 寄存器 16K 0x01B4 C000–0x01B4 FFFF McASP1 寄存器 16K 0x01B5 0000–0x01B5 3FFF 保留 160K 0x01B5 4000–0x01B7 BFFF PLL 寄存器 8K 0x01B7 C000–0x01B7 DFFF 保留 264K 0x01B7 E000–0x01BB FFFF Emulation 寄存器 256K 0x01BC 0000–0x01BF FFFF 保留 4M 0x01C0 0000–0x01FF FFFF QDMA 寄存器 52 0x0200 0000–0x0200 0033 保留 16M - 52 0x0200 0034–0x02FF FFFF 保留 720M 0x0300 0000–0x2FFF FFFF McBSP0 数据端口 64M 0x3000 0000–0x33FF FFFF McBSP1 数据端口 64M 0x3400 0000–0x37FF FFFF 保留 64M 0x3800 0000–0x3BFF FFFF McASP0 数据端口 1M 0x3C00 0000 – 0x3C0F FFFF McASP1 数据端口 1M 0x3C10 0000 – 0x3C1F FFFF 保留 1G + 62M 0x3C20 0000 – 0x7FFF FFFF EMIF CE0 256M 0x8000 0000 – 0x8FFF FFFF EMIF CE1 256M 0x9000 0000 – 0x9FFF FFFF EMIF CE2 256M 0xA000 0000 – 0xAFFF FFFF EMIF CE3 256M 0xB000 0000 – 0xBFFF FFFF 保留 1G 0xC000 0000 – 0xFFFF FFFF 表2-1 上海宇志通信技术有限公司 6 DSP 正常工作的连接除了 IO 电压 3.3V 和核电压 1.2V 供电之外,还需设计 如下几个方面的电路: 工作模式 复位控制 锁相环供电电路 时钟 JTAG 调试接口配置 工作模式: 工作模式通过 R31~R35 进行配置 (如图 2.1) , 配置内容参考 TMS320C6713 的数据手册,查看相应引脚的功能配置. 图2.1 TMS320C6713 提供了 2 种引导方式:主机加载和外接 FLASH(ROM Boot) 加载. 当选择主机加载(host boot)模式时,核心 CPU 停留在复位状态,芯片其 余部分保持正常状态.引导过程中,外部主机通过主机接口(HPI)初始化 CPU 的存储空间.完成所有的初始化工作后,主机向接口(HPI)控制寄存器 DSPINT 上海宇志通信技术有限公司 7 位(位于 HPIC 寄存器)写1,结束引导过程.此时 CPU 退出复位状态,开始执 行地址 0 处的指令.主机加载模式下,可以对 DSP 所有的存储空间进行读/写. 当选择 FLASH 加载模式时,CPU 在复位信号无效之后,仍保持复位状态, 此时位于外部 CE1 空间的 FLASH 中的 1KB 代码通过 EDMA 被搬入地址 0 处, 搬移的位数大小由 boot mode 的配置确定. 传输完成后,CPU 退出复位状态,开始执行地址 0 处的指令.用户可以指 定外部加载 FLASH 的存储宽度, 由boot mode 的配置确定, EMIF 会自动将相邻 的8bit/16bit 数据合成为 32bit 的指令.FLASH 中的程序存储格式应当与芯片的 Endian 模式设置一致. 在实际应用中,为了获得较高的运行速度,通常要把低速 FLASH 中的代码 传送到高速 RAM 中执行, 但大部分应用程序都要超出 1KB, 显然上述的 FLASH 引导过程不能满足全部程序传输的需要,这就需要开发人员自己编写一段"二级 引导程序"来完成剩下的传输工作.需要注意的是, "二级引导程序"要被放在 CE1 空间 FLASH 的起始处.整个 FLASH 引导方式的工作过程如下: ①设备复位,CPU 从CE1 空间的起始处拷贝1KB 数据到地址0处.所拷贝的 这些数据就包含用户编写的二级引导程序. ②拷贝结束,CPU 退出复位状态,从地址0处开始运行二级引导程序.该引导 程序按要求将 FLASH 中的应用程序拷贝到 RAM 的指定位置.完成后,引用 C 程序入口函数 c_int00(). ③c_int00()函数初始化 C 语言运行环境,然后开始运行应用程序. 本开发板中, 对于工作模式的配置, 主要由 R31~R35 上拉或下拉电阻完成. 复位控制: 复位控制通过 MAX823 看门狗芯片来实现(如图 2.2) ,使能上看门狗功能需 焊上 R17 电阻(0 欧姆) ,默认 R17 未焊接.对于 6713 的复位电路较为简单,只 需按照数据手册上的时序要求(Reset Timing)设计即可. 锁相环供电电路: TMS320C6713 的PLL 锁相环输入电压通过 U36 滤波之后给入给 PLLHV 管脚 (如 上海宇志通信技术有限公司 8 图2.2) ,以减少时钟输出的相位噪声. 图2.2 时钟: 开发板中,CLKMODE0 上拉至 3.3V 为高,CLKIN(DSP 工作时钟) 和ECLKIN (External EMIF input clock source 外部存储器接口输入时钟)为39MHZ.根据DSP 的PLL 控制器可以配置不同频率的时钟信号用于 CPU 的内核, 外部存储器、 McASP、数据地址总线等外设.6713 的时钟结构如图 2.3: 图2.3 上海宇志通信技术有限公司 9 TMS320C6713 的时钟配置可以由 PLL 控制/状态寄存器 PLLCSR、 倍频系数 PLLM 以及 PLLDIVx 和OSCDIV1 等相关寄存器进行设置.相关寄存器的描述 如表 2-2、表2-3、表2-4、表2-5. 表2-2 表2-3 上海宇志通信技术有限公司 10 表2-4 表2-5 JTAG 连接: JTAG 具体连接参考 TMS320C6713 的数据手册(注意:步线时 JTAG 口与 DSP 连线应尽量短) (如图 2.4) . 上海宇志通信技术有限公司 11 图2.4 EMIF接口, 存储空间的配置: EMIF 接口由 CE0、CE1、CE2、CE3 共4个存储空间,每个存储空间寻址 范围为 256M 字节 ,数据总线宽度为 32bit ,支持的存储器类型有 SDRAM 、 SBSRAM 、SRAM、Flash 等.其输入时钟由外部 ECLKIN 引脚提供或内部 SYSCLK3 提供. EMIF 接口相关信号如图 2.5: 图2.5 上海宇志通信技术有限公司 12 ECLKIN:为EMIF 外部时钟输入; ECLKOUT:为EMIF 工作时钟 有2个来源:ECLKIN 和SYSCLK3 ,可由EKSRC 寄存器 (DEVCFG.[4]) 配置选择 , EKSRC = 0 时, 选中 SYSCLK3 (默认)EKSRC = 1 时,选中 ECLKIN; ED[31:0]:为32 位数据总线,对应原理图中的 TED[31:0]网络; EA[21:2]:为20 位地址总线,对应原理图中的 TEA[31:0]网络; 0] : CE[3 : 为存储空间选择信号,对应原理图中的 TCE0n、TCE1n、TCE2n、 TCE3n、网络; 0] : BE[3 : 为字节使能信号, 对应原理图中的 TBE0n、 TBE1n、 TBE2n、 TBE3n ARDY:异步存储器数据就绪信号; AOE / SDRAS / SSOE : 为异步存储器读出使能信号/SDRAM 行选通信号 /SBSRAM 读出使能信号, 对应原理图中的 TSDRASn 网络; ARE /SDCAS/SSADS :为异步存储器读使能信号/ SDRAM 列选通信号/ SBSRAM 地址选通信号, 对应原理图中的 TSDCASn 网络; AWE / SDWE / SSWE :为异步存储器写使能信号/SDRAM 写使能信号/ SBSRAM 写使能信号, 对应原理图中的 TSDWEn 网络; HOLD : EMIF 总线保持请求信号; A HOLD :EMIF 总线已保持确认信号; BUSREQ: EMIF 总线请求标志信号. 本开发板中, DSP与外部存储器件的通信主要通过EMIF接口总线来完成 (如图2.6) ,U10(MT48LC4M32B2)为1Mx32x4Banks 共128Mbits 的SDRAM,配 置为 DSP 的CE0 空间, 地址范围为 0x80000000-0x81000000,其地址总线、数据 总线与控制线与 DSP 接口实现无缝连接. SDRAM 行列地址的配置参考如表 2-6: 上海宇志通信技术有限公司 13 表2-6 上海宇志通信技术有限公司 14 图2.6 U9(39VF6401)为4Mx16bit 的FLASH,接在 DSP 的CE1 空间,地址范围 为0x90000000-0x90800000,因DSP 地址总线只有 TEA21~T2 20 根地址线,因此FLASH 地址空间需通过 CPLD 进行扩展, 实际上对于保存 DSP 代码及存储导 航电文等等,39VF1601 存储空间大小已经足够了,而它与 DSP 的地址总线刚好 匹配,因此不需要进行地址扩展.对FLASH 进行写操作时,首先需要对它进行 擦除之后才能写操作,而这中间涉及到擦除和写的命令控制字,具体参考 39VF1601 的数据手册. 在使用 EMIF 接口访问外部存储器件时,根据外部存储器件的特性,还需要 配置相关的寄存器 GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT 等,具体的 配置参数请参考相关数据手册. 此外,DSP 地址总线分别挂在 CPLD 和FPGA 的IO 口上,DSP 的低 16 位 数据总线挂在 CPLD 上,DSP 的32 位数据总线挂在 FPGA 上.设计当中考虑 CPLD 固化一段加载代码,通过 USB 接口取得固化 DSP 和FPGA 的代码保存入 FLASH 中,实现板上程序的在线更新功能. 上海宇志通信技术有限公司 15 三、FPGA(EP2C70F672C8)部分 FPGA 的JTAG 和AS 的配置电路如图 2.7,AS 配置芯片采用 EPCS16,这里 需要注意的是 FPGA 的时钟接口,其内部的 PLL 输入需要专用时钟引脚输入. 图2.7 FPGA 与DSP、 SRAM、 USB 及外围射频板的接口通过 IO 的配置来完成 (如图2.8) ,开发当中只需找到它们之间的连接关系即可. 上海宇志通信技术有限公司 16 图2.8 四、USB2.0(CY7C68013)接口部分 USB2.0 接口采用 CY7C68013-56 接口芯片,它的外围电路简单,其16 位数 据FIFO 总线及各控制线连线引到 CPLD 和FPGA 的IO 口上 (如图 29) , 方便可 编程芯片对其数据传输进行控制.而与计算机的接口通过 USB2.0 接口线与一四 芯USB 插座相连. 上海宇志通信技术有限公司 17 图2.9 USB 接口通常采用异步读写方式进行数据传输, 图2.10 分别是其从 FIFO 模 式异步读写时序 图2.10(1)从FIFO 异步读 图2.10(2)从FIFO 异步写 上海宇志通信技术有限公司 18 此外,详细的开发文档参考 CY7C68013 的数据手册及 FX2 TechRefManual 资料. 五、时钟管理部分 时钟管理部分电路如图 2.11. 图2.11 U13 为-20o C~+70o C 稳定度 1ppm 的10MHz 准正弦输出温补晶振,通过 U12 (AD8012) 的整形和放大之后给入锁相环 ICS525, ICS525 时钟频率输入输出关 系为 上海宇志通信技术有限公司 19 输入为 10MHz 时钟,为得到 39MHz 输出时钟,可选择 VDW=31, [S2:S0] ="011" ,RDW=3. 发人 案. 用型 及相 成、 与变 一份 上海宇志 人员组成, 国内第一 型导航与通 相关软件算 二次软件 同时,公 国内新一 变革.这些 份子的智慧 专注于卫星 为用户提供 家推出面向 通信 DSP/FPG 算法为一体, 件开发中的实 司与相关机 一代卫星导航 些变化不断被 慧. 专注于 星导航、通 供从射频、 向市场的 GN GA 开发平台 已为国内 实际问题, 机构开展更 航系统的发 被加快、提于GNSS 专业 通信产品设计 中频、核心 NSS 软件接 台,拥有完 内外专业技术 代码的"全 更为深入的技 发展,国外导 提升、放大, S 软件接 业的 OEM 产计、开发和 心处理单元 接收机,上海 完全自主知识 术公司、科 全面开源" 技术研究服 导航系统及 ,我们努力 接收机研 M 板卡 产品升级 和技术服务 元、软件算 海宇志受到 识产权,集 科研院所、 获得用户青 服务与产品合 及产业的升 力在这场变 研发 卡供应商 级与软件 上海宇志 Tel/F Ema QQ 在关.公司研发 法、系统集 到了多方面的 集扩频通信与 高校所采购 青睐. 合作开发. 级、更新换 革中担负起 商 件服务提 志 上海市 1313B Fax ail 在线 021- SPL_2 17463 于宇志 发团队由多 集成、软件 的关注.该 与解扩、导购,解决了 换代,引领 起责任、贡 提供商 市杨浦区国定 室(绿地汇 35317305 20100518@1 32971 多年一线专业 件服务等解决 该接收机基于 导航、信号处 了用户在系统 领了技术的发 贡献出中华名 定东路 275- 汇创国际) 126.com sp 业研 决方 于通 处理 统集 发展 名族 -8 号