替换稿
基于 CPLD/FPGA 的半整数分频器的设计
王蓉 李伟民
(九江职业技术学院,江西 九江 332007)
摘要:简要介绍了 CPLD/FPGA 器件的特点和应用范围,并以分频比为 2.5 和1.5 的分
频器的设计为例,
介绍了在 MaxPlusII 开发软件下,
利用 VHDL 硬件描述语言以及原理图的
输入方式来设计数字逻辑电路的过程和方法.该设计具有结构简单、实现方便、便于系统升
级的特点.
关键词:FPGA; 2.5 分频器 ;1.5 分频器;半整数分频器.
中图分类号:TN772 文献标识码:B 文章编号:
The design of the Half-integer Frequency Divider Based on CPLD/FPGA
WANG RONG LI Wei-min
(Jiujiang Vocational & Technical College ,Jiujiang City ,Jiangxi Province ,332007)
Abstract: Introduced briefly the CPLD/FPGA component characteristic and the application
scope, and take the frequency division ratio as 2.5 and 1.5 frequency divider designs are examples,
introduced under the MaxPlusII development software, designs the numeral logic circuit using the
VHDL hardware description language as well as the schematic diagram input way the process and
the method.This design has the structure simply, the realization convenient, is advantageous for
the characteristic which the system promotes.
Keywords: FPGA; 2.5 frequency dividers; 1.5 frequency dividers; Half-integer frequency
divider.
1 引言
FPGA(Field programmable Gates Array,现场可编程门阵列)适合于时序、组合等逻辑
电路的应用,具有设计开发周期短、可编程和实现方案容易改动以及质量稳定等特点[1]
.随
着数字电子系统设计的不断发展,系统的规模越来越大,系统内的时钟也变得越来越复杂,
这就对时钟脉冲提出了更高的要求.通常系统内部的各种时钟信号是通过内部分频器获得
的.
尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,
但是对于要求奇数倍分频
(比如3、5等)、半整数分频(比如2.5、3.5等),占空比50%的应用场合却往往不能满足要求.
2 小数分频的原理
小数分频的原理是采用脉冲扣除法和锁相环技术,先设计两个不同分频比的整数分频
器,然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值[2]
.如
设计一个分频系数为 6+1/3 的分频器时,可以将分频器设计成 2 次7分频,1 次5分频,这
样总的分频值为:
F=(2*7+1*5)/(2+1)=6+1/3
从这种实现方法的特点可以看出,

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