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    文档作者:张芳向 Netboy
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    8 数字系统设计基础习题解答
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    自我检测题
    [T8.1] 什么是数字系统 数字系统是指对数字信息进行存储,传输,处理的电子系统.只要包括控制单元和数 据处理单元就称为数字系统. [T8.2] 说明自顶向下的设计方法及步骤. 首先从系统设计入手,在顶层将整个系统划分成几个子系统,然后逐级向下,再将每 个子系统分为若干功能模块,每个功能模块还可以继续向下划分成子模块,直至分成许多 最基本模块实现.
    练习题
    [P8.1] 采用"自顶向下"设计方法设计一 4 位数字频率计,测量范围为 0~9999Hz, 假设被测信号为标准的方波信号. 解: (1)4 位数字频率计的顶层原理图
    AA[3..0] BB[3..0] CC[3..0] DD[3..0]
    QQ[3..0] CLK LOCK DD[3..0]
    QQ[3..0] CLK LOCK DD[3..0]
    QQ[3..0] CLK LOCK DD[3..0]
    QQ[3..0] CLK LOCK DD[3..0]
    CLR QQ[3..0] CLK CNT10 CO CS DD[3..0]
    CLR QQ[3..0] CLK CNT10 CO CS DD[3..0]
    CLR QQ[3..0] CLK CNT10 CO CS DD[3..0]
    CLR QQ[3..0] CLK CNT10 CO CS DD[3..0]
    CS CLR LOCK
    CODE DD[3..0]
    CNT12 QQ[3..0] CLK
    CLK1(f=8Hz) CLKIN(被测信号)
    (2)底层功能模块的设计 ① CNT10 模块设计 根据顶层设计对 CNT10 模块的功能定义, 其 VHDL 语言源程序编写如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt10 IS PORT(clk:IN STD_LOGIC; clr:IN STD_LOGIC; cs:IN STD_LOGIC; qq:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
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    8 数字系统设计基础习题解答
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    co:OUT STD_LOGIC ); END cnt10; ARCHITECTURE one OF cnt10 IS BEGIN PROCESS(clk,clr,cs) BEGIN IF (clr='1') THEN qq<="0000" ; ELSIF (clk'EVENT AND clk='1') THEN IF (cs='1') THEN IF (qq=9) THEN qq<="0000" ; ELSE qq<=qq+1; END IF; END IF; END IF; END PROCESS; PROCESS(qq) BEGIN IF (qq=9) THEN co<='0' ; ELSE co<='1' ; END IF; END PROCESS; END one; 根据频率计的原理图,前级计数器的进位输出作为下一级计数器的时钟输入.由于计 数器采用时钟的上升沿触发,因此,计数器模块的进位输出设为低电平有效,以免下级计 数器提前进位. ② LOCK 模块的设计 LOCK 模块的功能是在锁存信号的上升沿将输入数据锁存到输出端, VHDL 语言源 其 程序为: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
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    ENTITY lock IS PORT(clk:IN STD_LOGIC; dd:IN STD_LOGIC_VECTOR(3 DOWNTO 0); qq:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END lock; ARCHITECTURE one OF lock IS BEGIN PROCESS(clk,dd) BEGIN IF (clk'EVENT AND clk='1') THEN qq<=dd; END IF; END PROCESS; END one; ③ CNT12 模块的设计 CNT12 模块的功能比较简单,主要实现十二进制加法计数器,其 VHDL 语言源程序 为: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt12 IS PORT(clk: IN STD_LOGIC; qq : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END cnt12; ARCHITECTURE one OF cnt12 IS BEGIN PROCESS(clk) BEGIN IF (clk'EVENT AND clk='1') THEN IF (qq=11) THEN qq<="0000" ; ELSE qq<=qq+1; END IF; END IF;

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