第8章
集成电路版图设计与工具
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第8章 集成电路版图设计与工具
版图(Layout)是集成电路设计者将设计并模拟优 化后的电路转化成的一系列几何图形,它包含 了集成电路尺寸大小,各层拓扑定义等有关器 件的所有物理信息.集成电路制造厂家根据这 些信息来制造掩膜.版图的设计有特定的规则 ,这些规则是集成电路制造厂家根据自己的工 艺特点而制定的.因此不同的工艺,就有不同 的设计规则.
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 设计者只有得到了厂家提供的规则以后,才能开 始设计.版图在设计的过程中要进行定期的检查 ,避免错误的积累而导致难以修改.很多集成电 路的设计软件都有设计版图的功能,Cadence Design System就是其中最突出的一种.Cadence 提供称之为Virtuoso的版图设计软件帮助设计者 在图形方式下绘制版图.
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第8章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
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8.1 工艺流程的定义
版图中的工艺层通常是版图设计者定义工艺 的抽象工艺层,它们并不一一对应于芯片制造时 所需要的掩膜层.芯片制造时所需要的掩膜层是 由抽象工艺层给出的版图数据经过逻辑操作 ("与","或"或"取反")获得.
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TSMC的0.35μm沟道尺寸和对应的电源电压,电路布 局图中金属布线层及其性能参数见表8.1.
沟道长(μ m)
金 属 布 线层数
多 晶 硅 布 线 层 数
电 源 电 压 (V) 3.3 W/L
阀值电压 (V)
31 级 环 行 振荡器频 率(MHz)
0.35
3
2
NMO S
PMOS
196.17
0.6/0.40 3.6/0.40
0.54 0.58
-0.77 -0.76
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表8.2 MOSIS为TSMC 0.35μmCMOS工艺定义的全部工艺层
层名 Contact N_well Active P_plus_select N_plus_select Poly Electrode Metal1 Via Metal2 Via2 Metal3 Glass 层号 (GDSII) 25 42 43 44 45 46 56 49 50 51 61 62 52 对 应 的 CIF 名称 CCC CWN CAA CSP CSN CPG CEL CMF CVA CMS CVS CMT COG 说明 接触孔 N阱 有源层 P型扩散 N型扩散 多晶硅 第二层多晶硅 第一层金属 连接第一与第二层金属的接触孔 第二层金属 连接第二与第三层金属的接触孔 第三层金属 钝化玻璃
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Feature size L=0.18um VDD 1.8V/2.5V Deep NWELL to reduce substrate noise MIM capacitor(1fF/um^2) Thick-top-metal for inductor 6 Metal 1 Poly Polycide resistor(7.5 Ohm/sq) High N/P implant resistor(59 Ohm/sq, 133 Ohm/sq) M1-M5 (78 mOhm/sq) Thick-top-metal (18 mOhm/sq)
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第8章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
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8.2
版图几何设计规则
芯片加工:从版图到裸片
制 版 加 工
是一种多层平面"印刷"和叠 加过程,但中间是否会带来 误差
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引言
所设计的版图:
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引言
加工后得到的实际芯片例子:
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 加工过程中的非理想因素
– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应
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解决办法
厂家提供的几何设计规则(topological design rule),确保完成设计功能和一定的芯片成品 率,这些设计规则直接由流片厂家提供.几 何设计规则是版图设计和工艺之间的接口. 设计者的设计准则('rule' for performance), 用以提高电路的某些性能,如匹配,抗干 扰,速度等
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几何设计规则主要包括各层的最小宽度, 层与层之间的最小间距等.
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1. 最小宽度(minWidth)
最 小 宽度指封闭几何图形的内边之间的距离如图7.1所示 :
图8.3 宽度定义 在利用DRC(设计规则检查)对版图进行几何规则检查 时,对于宽度低于规则中指定的最小宽度的几何图形,计算 机将给出错误提示.
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TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
层 (layer) N阱 (N_well) 扩 散 层 (P_plus_select/N_plus_select) 多 晶 硅 (Poly) 有 源 层 (Active) 接 触 孔 (Contact) 第 一 层 金 属 (Metal1) 接 触 孔 (Via1) 第 二 层 金 属 (Metal2) 第 二 层 多 晶 硅 (Electrode) 接 触 孔 (Via2) 第 三 层 金 属 (Metal3) 最 小 宽 度 (minW idth) 单 位 : lambda=0.2μ m 12 2 2 3 2*2(固 定 尺 寸 ) 3 2*2(固 定 尺 寸 ) 3 3 2*2(固 定 尺 寸 ) 5
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2.
最小间距(minSep)
间距指各几何图形外边界之间的距离,如图7.2所示:
图8.4 间距的定义
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表8.4 TSMC_0.35μmCMOS工艺版图各层图形之间的最小间隔
P_l\plus_select/ N_plus_select Electrode Contact N_well 最 小 宽 度 (minSep) 单位: lambda=0.2μm
Metal1
Metal2
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3
18 6 3 1 3 3 2 2 2 3 3 2 2 2 3 4 2 2 3 2 15 15 15 15 3 3 3
Metal3
Active
Via1
Via2
Poly
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3. 最小交叠(minOverlap)
交迭有两种形式: a)一几何图形内边界到另一图形的内边界长度(overlap),如图 8.5(a) b)一几何图形外边界到另一图形的内边界长度(extension),如图 8.5(b)
Y
X
(a)
(b)
图8.5 交叠的定义
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表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
P_l\plus_sele ct/N_plus_sel t Contact N_well
Metal1
Metal2
Y
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3 Glass
6
2 2 1.5 1.5 1 1 1 1 2 2 1 1 6
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Metal3
Active
X
Electrode
Via1
Via2
Poly
4. 设计规则举例
图8.6 多晶硅层相关设计规则的图形关系
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设计规则 power supply line
由于应力释放原 则,在大晶片上会 存在与大宽度金属 总线相关的可靠性 问题.表现在裂痕 会沿着晶片的边缘 或转角处蔓延
符号 17.a 17.b 尺寸 20.0 300.0 含 金属2最小宽度 金属2最小长度 Slot规则见工艺文档 义
metal
current b
a
缝隙slot用于宽度任何大 于20μm,长度大于 300μm的金属线. 缝隙与电流方向平行
slot
current
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设计规则的运用
TASK1:设计一个反相器的版图,其中的 NMOS和PMOS晶体管均为最小尺寸(课 堂演示)
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设计规则的运用
TASK2:设计一个共源放大电路(练习)
VDD 15k OUT IN 30/0.8
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设计规则的运用
TASK3:设计一个简单开关电容电路(练 习)
f1 3/0.6 IN 6/0.6 1.5/0.63 /0.6 2pF OUT f2
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第8章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
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8.3 版图图元
按理说,根据上节给出的设计规则,我们就可以设计版图 了.事实上,仅根据这些规则就来设计版图,还是难以入 手的,因为电路所涉及的每一种元件都是由一套掩模决定 的几何形状和一系列物理,化学和机械处理过程的一个有 机组合.这些有机组合是工艺线开发的结果.对版图设计 者来讲,工艺能够制造的有源和无源元件的版图应该作为 工艺元件库事先从工艺厂家得到.必要时设计者需要自己 建立相应的元件库.
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CMOS集成电路中的元件
8.3.1 8.3.2 8.3.3 8.3.4 8.3.5 MOS晶体管 集成电阻 集成电容 寄生二极管与三极管 连线与互连
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8.3.1 MOS晶体管
MOS晶体管 – 最基本的有源元件 – 在CMOS工艺中,有PMOS和NMOS两种 – 可用作跨导元件,开关,有源电阻, MOS电容
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MOS晶体管
NMOS晶体管的 版图和结构
D G S NMOS晶体管符号 B
D G W
S
B
L
NMOS晶体管版图
D G S
FOX FOX N+ N+ N+ N+
B
P+
N管 源漏区
NMOS晶体管剖面图
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MOS晶体管
PMOS晶体管的 版图和结构
D G S PMOS晶体管符号 N+ N+ P+ P+ B PMOS晶体管版图
B
S G L
D W
B N-阱 N-阱 P-substrate
S G
D
FOX FOX
P管 源漏区
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PMOS晶体管剖面图
MOS晶体管
– 在物理版图中, 只要一条多晶硅跨过一个有源 区就形成了一个MOS晶体管, 将其S, G, D, B 四端用连线引出即可与电路中其它元件连接.
MOS晶体管的电特性
– MOS晶体管是用栅电压控制源漏电流的器件, 重要的公式是萨方程(I-V方程):
IDS=k′W/L[(VG-VT-VS)2-(VG-VT-VD)2]
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MOS晶体管
MOS晶体管的电特性
– VG, VS, VD分别是栅, 源, 漏端的电压, VT是开启电压. – k′是本征导电因子, k′=Cox/2, 是表面迁移率, 属于硅 材料参数, Cox是单位面积栅电容,属于工艺参数 – W, L分别是MOSFET的沟道宽度和长度,属于物理参数 – 管子的最小沟道长度Lmin标志着工艺的水平——特征尺寸, 如0.35um, 0.18um. W表示管子的大小, W越大则管子越大, 导电能力越强, 等效电阻越小.
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MOS晶体管
MOS晶体管的隔离
Vdd out Gnd 在集成电路中, 两个无关的晶体 管都是用场氧隔 离的
in B
N+
S
G D
FOX FOX
D G S
N+ N+ N+ N N+ N
B
P+
P+ P+ N+ 剖 NMOS1 N-阱 面 图 P-substrate
MOS2
将MOS1和MOS2隔离开
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MOS晶体管
MOS晶体管的串联和并联
并联: 晶体管的D端相连, S端相连. 如果两个晶体管中有一个晶体管导通,从D到S就有电 流流过, 若两个晶体管都导通,则 I=I1+I2. 每只晶体管相当于一个电阻,它的并联和电阻并联的 规律一样, 等效电阻减小, 电流增大.
D1 G1 I1 B1 M1 S1 S D I G2 D2 I2 B2 M2 S2 G Meff S
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D B
MOS晶体管
MOS晶体管的串联和并联
* 串联: 晶体管的S端和另外一个晶体管的D端相连. 晶体管的串联和电阻的串联规律相同, 等效 D D2 I 电阻增大, 电流不变: I=I1=I2.
D I2 G2 D1 S2 G1 S1 I1 B1 M1 S M2 B2 G S B Meff
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MOS晶体管
MOS晶体管的串联和并联
* 串联和并联的物理实现
P2 P1
P1 P2
N1 N2 N2 N1
P1和P2并联,N1和N2串联
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CMOS集成电路中的元件
8.3.1 8.3.2 8.3.3 8.3.4 8.3.5 MOS晶体管 集成电阻 集成电容 寄生二极管与三极管 连线与互连
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集成电阻
电阻
* 两端元件——V=R I * 最基本的无源元件之一,是输入输出静电保护电路, 模拟电路中必不可少的元件 * 方块电阻,线性,寄生效应
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集成电阻
多晶硅电阻
* 多晶硅电阻做在场区上. 其方块电阻较大, 因此可以 作为电阻. 如在作电阻的多 晶硅处注入杂质, 使其方块 电阻变大, 可制作阻值很大 的电阻.
高阻
多晶硅
R=R□poly-SiL/W
* 典型值: R□poly-Si=0.5k P型衬底
多晶硅
场氧
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集成电阻
NWELL电阻
* 因为阱是低掺杂的, 方块电阻 较大, 因此大阻值的电阻亦可以 金属 用阱来做 active N+ implant N阱
R=R□wellL/W
* 典型值: R□well=0.85k 场氧 N+ P型衬底
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N阱
N+
集成电阻
N+
场氧 N阱 N+ Cj 耗尽区 VDD Cj/2 R0 R Cj/2 Vout
D D B S
NWELL电阻
* 非线性
R ≈ R0 1 + α 1V + α 2V 2
P型衬底 VDD
(
)
Vout Vin
G
* 典型值:
α1 : 8.5 ×10 V
3
1
α 2 : 9.8 ×10 4 V 2
* 寄生电容效应
Vin
G S
B
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集成电阻
MOS管电阻
* 工作在线性区的MOS管可用作电阻 * 它是一个可变电阻, 其变化取决于各极电压的变化:
V DS V D VS = R= I DS k (VG VT VS )2 (VG VT V D )2
[
]
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集成电阻
多晶硅
导线电阻
* 多晶硅导线—— 10～15 Ω/□ * 扩散区(N+)——20～30 Ω/□ active N+ implant
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CMOS集成电路中的元件
8.3.1 8.3.2 8.3.3 8.3.4 8.3.5 MOS晶体管 集成电阻 集成电容 寄生二极管与三极管 连线与互连
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集成电容
电容
* 两端元件,电荷的容器——Q=CV * 最基本的无源元件之一,是电源滤波电路,信号滤波 电路,开关电容电路中必不可少的元件 * 单位面积电容,线性,寄生效应
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集成电容
多晶硅-扩散区电容
* 电容作在扩散区上, 它的上 极板是第一层多晶硅,下极 板是扩散区, 中间的介质是氧 化层 * 需要额外加一层版 多晶硅1 N+ P型衬底
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active N+ 多晶硅1
N+ implant for cap
集成电容
多晶硅-扩散区电容
* 线性特性 * 典型值
C ≈ C 0 1 + α 1V + α 2V 2
多晶硅1
N+ P型衬底
耗尽区
(
)
α1 : 5 ×10 V
4
1
底板寄生
α 2 : 5 ×10 5V 2
* 单位面积电容小于MOS栅电容 * 底板寄生电容——20%C
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集成电容
多晶硅-多晶硅电容:
* 电容作在场区上, 它的两个电 极分别是两层多晶硅, 中间的介 质是氧化层 * 线性特性和底板寄生与多晶硅扩散区电容相近 * 典型值:0.7fF/um*um P型衬底
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多晶硅1 多晶硅2
P型衬底 多晶硅2 多晶硅1 场氧
集成电容
MOS电容:
* 结构和MOS晶体管一样, 是一个感应沟道电容, 当 栅上加电压形成沟道时电容存在. 一极是栅, 另一 极是沟道, 沟道这一极由S(D)端引出. * 电容的大小取决于面积, 氧化层的厚度及介电数. WL C = ε t ox * 单位面积电容最大的电容 * 沟道电阻问题 Vc + Cch N+ P型衬底 N+ 沟道
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Rs
集成电容
MOS电容:
* 非线性电容 适用于电源滤波 Vc MOS电容C/V特性 * 沟道长度需权衡考虑: L大了,R变大 Cch
减小沟道电阻的方法
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集成电容
"夹心"电容
* 线性电容 * 电容值为: C=C1+C2+C3+C4 * 底板寄生电容大约为 (50~60%C) 金属4 金属3 金属2 金属1 多晶硅 C1 C2 C3 C4 Cp
P型衬底
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CMOS集成电路中的元件
8.3.1 8.3.2 8.3.3 8.3.4 8.3.5 MOS晶体管 集成电阻 集成电容 寄生二极管与三极管 连线与互连
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衬底双极晶体管(BJT)
衬底BJT * 有源元件之一 * 对于N阱CMOS工艺,可实现PNP BJT * 可用于电压基准电路
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衬底BJT
PNP BJT的版图和结构
P型衬底 特点: 1)集电极C电压受到限 制,须接地 2)基区宽度WB没有很好控 制,电流增益差别较大 3)结构上的两个主要参数: 基区宽度WB和BE结面积A C P+
E B C N阱
E P+ WB
B 场氧 N+ N阱
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P型衬底
衬底BJT
电特性 * 饱和电流 IS正比于A,反比于WB vBE * 集电极电流 iC = I S exp V t * 共发射极电流增益
β F = iC iB

当iC一定,vBE具有负温度系数
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二极管(Diode)
二极管 * 有源元件之一 * 对于N阱CMOS工艺,有PSD/NWELL和 NSD/P-epi两种Diode * 主要用于ESD保护电路
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二极管
PSD/NWELL Diode的版图和结构
P型衬底 特点: 1)存在寄生PNP BJT问 题,电流容易漏到衬底, BJT的beta范围可从10 2)有较大的串联寄生电阻 3)结构上的主要参数:结 面积A N阱
A P+ P型衬底
C 场氧 N+ N阱
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二极管
NSD/P-epi Diode的版图和结构
P型衬底 特点: 1)C端的电压要低于衬底 电压才能正向导通 2)在ESD中用于抑制负的 尖峰电压 2)结构上的主要参数:结 面积A P型衬底 A P+ C 场氧 N+
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二极管
电特性 * 饱和电流 IS正比于A * 电流-电压关系公式
vD iD = I S exp 1 V t
* PN结电容
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CMOS集成电路中的元件
8.3.1 8.3.2 8.3.3 8.3.4 8.3.5 MOS晶体管 集成电阻 集成电容 寄生二极管与三极管 连线与互连
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连线
连线
* 电路由元件和元件间的连线构成 * 理想的连线在实现连接功能的同时,不带来
额外的寄生效应 * 在版图设计中,可用来做连线的层有:
金属,扩散区,多晶硅
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连线
连线寄生模型
* 串联寄生电阻 * 并联寄生电容 R R C R C R C R C R C R C R C R C R C
简单的长导线寄生模型
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连线
串联寄生电阻典型值
* 金属(铝, 铜)——0.05Ω/□ * 多晶硅———10～15 Ω/□ * 扩散区(N+)——20～30 Ω/□
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连线
w t h substrate 单位长度电容的经验公式:
0.25 0.5 w w t C = ε + 0.77 + 1.06 + 1.06 h h h
4-metal 0.25um technology
Ploy Metal1 Metal2 Metal3 Metal4 最小宽度(um) 面电容(aF/um*um) 长度电容(两边)(aF/um) 0.25 90 110 0.35 30 80 0.45 15 50 0.50 9.0 40 0.60 7.0 30
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连线
复杂互连线的寄生电容
金属3
金属2 金属1
P型衬底
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连线
串联寄生电阻和并联寄生电容的影响
– 电源地上,电阻造成直流和瞬态压降 – 长信号线上,分布电阻电容带来延迟 – 在导线长距离并行或不同层导线交叉时,带 来相互串扰问题
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互连
集成电路工艺流程中,不同导电层之间由绝缘介质隔离 .导电层之间的相互连接需要通过打孔实现. 有源层,多晶硅(Poly)和第二层多晶硅(Electrode)都通过 接触孔(Contact) 与第一层金属(Metal1) 连接.图7.12为各层连 接的俯视图.
Metal1 Metal3 Contact Via2
(a) (b) (c)
Metal2 Poly Via1
图 (a)多晶硅和第一层金属 (b) 第一和第二层金属 (c) 第二和第三层金属连接的俯视图
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第8章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
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8.4 版图设计准则 ('Rule' for performance)
8.4.1 匹配设计 8.4.2 抗干扰设计 8.4.3 寄生优化设计 8.4.4 可靠性设计
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8.4.1 匹配设计
在集成电路中,集成元件的绝对精度较低,如电 阻和电容,误差可达±20%~30% 由于芯片面积很小,其经历的加工 条件几乎相 同,故同一芯片上的集成元件可以达到比较高的 匹配精度,如1%,甚至0.1% 模拟集成电路的精度和性能通常取决于元件匹配 精度
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匹配设计
失配:测量所得的元件值之比与设计的元 件值之比的偏差 归一化的失配定义:
– 设X1, X2为元件的设计值,x1, x2为其实测 值,则失配δ为:
(x2 δ =
x1 ) ( X 2 X 1 ) X 1 x 2 = 1 (X 2 X 1 ) X 2 x1
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匹配设计
失配δ可视为高斯随机变量 若有N个测试样本δ1, δ2, …, δN,则δ 的均值为: N 1 mδ = ∑ δ i N i =1 方差为: 1 N 2 sδ = ∑ (δ i mδ ) N 1 i =1
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匹配设计
称均值mδ为系统失配 称方差sδ为随机失配 失配的分布: 3δ失配:
| mδ |+3 sδ 概率99.7%
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匹配设计
失配的原因
– 随机失配:尺寸,掺杂,氧化层厚度等影响 元件值的参量的微观波动(fluctuation)
随机失配可通过选择合适的元件值和尺寸来减小
– 系统失配:工艺偏差,接触孔电阻,扩散区 相互影响,机械压力,温度梯度等
系统失配可通过版图设计技术来降低
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匹配设计
随机统计波动 (Fluctuations)
– 周围波动(peripheral fluctuations)
发生在元件的边沿 失配随周长的增大而减小
– 区域波动(areal fluctuations)
发生在元件所覆盖的区域 失配随面积的增大而减小
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匹配设计
电容随机失配
– 两个大小均为C的电容的失配: Kp和ka分别为周围波动和区域波动的贡献,均是 常量
1 sC = C
ka +
kp
C
– 一般地,电容失配与面积的平方根成反比,即容量为 原来2倍,失配减小约30% – 不同大小电容匹配时,匹配精度由小电容决定
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匹配设计
电阻随机失配
– 两个阻值为R,宽度为W的电阻的失配: Kp和ka分别为周围波动和区域波动的贡献,均是 常量
sR =
1 W R
ka +
kp W
– 一般地,电阻失配与宽度成反比,即阻值为原来2 倍,失配为原来的一半 – 不同阻值的电阻,可通过调整宽度来达到相同的匹配 精度
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匹配设计
晶体管匹配:主要关心元件之间栅源电压 (差分对)和漏极电流(电流镜)的偏差
– 栅源电压失配为:
ΔVGS Δk ΔVt Vgs1 2k 2

ΔVt, Δk为元件间的阈 值电压和跨导之差, Vgs1为第1个元件的有 效栅电压,k1, k2为两 个元件的跨导 对于电压匹配,希望 Vgs1小一些(>0.1V),但 对电流匹配,则希望 Vgs1大一些(>0.3V) 80
– 漏极电流失配为:
I D 2 k 2 2ΔVt 1 + I D1 k1 Vgs1
匹配设计
晶体管随机失配
– 在良好的版图设计条件下 – 阈值电压 sV =
t
CVt Weff Leff
背栅掺杂分布 的统计波动 (区域波动) 线宽变化,栅 氧的不均匀, 载流子迁移率 变化等(边沿 和区域波动)
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– 跨导
CVt和Ck是 工艺参数
sk Ck = k Weff Leff
– 均与栅面积的平方根成反比
 系统失配
匹配设计
– 工艺偏差(Process Bias)
在制版,刻蚀,扩散,注入等过程中的几何收缩和 扩张,所导致的尺寸误差
– 接触孔电阻
对不同长度的电阻来说,该电阻所占的分额不同
– 多晶硅刻蚀率的变化(Variations in Polysilicon Etch Rate)
多晶硅不总是受到均匀的刻蚀.大的多晶硅开口会 比小的开口更迅速地受到刻蚀,因为刻蚀剂离子可 以更自由地达到大开口的底部和边缘. 均与周围环境有关 – 扩散区相互影响 同类型扩散区相邻则相互增强,异类型相邻则相互 82 减弱
匹配设计
系统失配(续)
– 梯度效应
压力,温度,氧化层厚度的梯度问题,元件间的差 异取决于梯度和距离
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匹配设计
系统失配例子 ——电阻
– 电阻设计值之为2:1 – 由于poly2刻蚀速度的偏差,假 设其宽度偏差为0.1u,则会带 来约2.4%的失配 – 接触孔和接头处的poly电阻, 将会带来约1.2%的失配;对于 小电阻,失配会变大 R=R□(Leff)/(Weff) R□=996欧姆 Wp = 0.1u 5u 2u
15Ω 4u
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匹配设计
系统失配例子 ——电容
假设对poly2的刻蚀 工艺偏差是0.1um, 两个电容的面积分别 是(10.1)2和(20.1)2, 则系统失配约为1.1%
20um 20um
10um 10um
85
匹配设计
降低系统失配的方法
– 元件单元整数比
降低工艺偏差和欧姆接触电阻的影响
– 加dummy元件
保证周围环境的对称
– 匹配元件间距离尽量接近 – 公用重心设计(common-centroid)
减小梯度效应
– 匹配元件与其他元件保持一定距离
减小扩散区的相互影响
86
匹配设计
降低系统失配的例子
– 加dummy的电阻匹配
Dummy元 件宽度可 以小一些 悬空会带 来静电积 累!
87
匹配设计
降低系统失配的例子
– 一维公用重心设计 – 二维公用重心设计
88
匹配设计
降低系统失配的例子
– 单元整数比(R1:R2=1:1.5) – 均匀分布和公用重心 – Dymmy元件
R1 R2 R1 R2 R1
dummy R1 R2
R2 dummy
89
匹配设计
降低系统失配的例子
– 单元整数比(8:1) – 加dummy元件 – 公用重心布局 – 问题:布线困难,布线 寄生电容影响精度
C1 C2
90
匹配设计
降低系统失配的例子
– D/S方向一致 – 加dummy保证周围环境 对称
M1 M2 D M1 S D M2 D, S不再对称! S M1 M2 dummy D S
91
dummy D S
D
S
D
S
匹配设计
降低系统失配的例子
– 加dummy保证多晶刻蚀速率一致
多晶刻蚀速率不一致 M1 M2 M3 多晶刻蚀速率一致 dummy M1 M2 M3 dummy
92
匹配设计
降低系统失配的例子
– 加dummy导线保持环境对称 – 公用重心以减小梯度效应
不对称
互为镜像
93
匹配设计
降低系统失配的例子
– 叉指结构 – 交叉耦合结构
D1 S D1 S 2 1 D2 D2 共同点:对梯度效应和 倾斜注入不敏感 dummy 1 2 2 1 dummy
D1
S 1
D2 2
S
D1
D2
S
D1
94
匹配设计
降低系统失配的例子
– 匹配晶体管与其他晶体管保持相当距离,因 为其它扩散区在沟道两旁的布局会影响背栅 掺杂浓度的变化,导致阈值电压和跨导的变 化.
d > 2倍阱深! d d d d
d
95
8.4 版图设计准则 ('Rule' for performance)
8.4.1 匹配设计 8.4.2 抗干扰设计 8.4.3 寄生的优化设计 8.4.4 可靠性设计
96
抗干扰设计
数模混合电路的版图布局 屏蔽 滤波
97
抗干扰设计
数模混合集成电路中的版图布局
– 模拟和数字电源地的分离 – 模拟电路和数字电路,模拟总线和数字总线尽量分 开而不交叉混合 – 根据各模拟单元的重要程度,决定其与数字部分的 间距的大小次序
Analog Power Digital Analog
98
Digital Power
抗干扰设计
电容的屏蔽
电路中的高阻接 点接上极板,以 减小寄生和屏蔽 干扰;电容下面 用接地的阱来屏 蔽衬底噪声 此地应为"干净" 地!可独立接出, 不与其他电路共享 99
CAP
抗干扰设计
敏感信号线的屏蔽
周围放置地线
增大线间距
100
抗干扰设计
敏感信号线的屏蔽
包围屏蔽 缺点: 到地的寄生电容较 大; 加大了布线的难度
101
抗干扰设计
敏感电路的屏蔽
– 用接地的保护环(guard ring) – 保护环应接"干净"的地 – N阱较深,接地后可用来做隔离
Pdiff Nwell
102
抗干扰设计
加滤波电容
– 电源线上和版图空余地方 可填加MOS电容进行电源 滤波 – 对模拟电路中的偏置电压 和参考电压加多晶电容进 行滤波
偏置
103 参考
抗干扰设计
加滤波电容
– 电源线上和版图空余地方 可填加MOS电容进行电源 滤波 – 对模拟电路中的偏置电压 和参考电压加多晶电容进 行滤波 MOS CAP
P-P CAP
104
8.4 版图设计准则 ('Rule' for performance)
8.4.1 匹配设计 8.4.2 抗干扰设计 8.4.3 寄生优化设计 8.4.4 可靠性设计
105
寄生优化设计
寄生电阻和电容会带来噪声,降低速度, 增加功耗等效应 降低关键路径上的寄生,如放大器输入端 上的寄生电阻(主要是多晶硅电阻) 降低关键节点的寄生,如高阻节点和活性 较大的节点上的寄生电容
106
寄生优化设计
晶体管的寄生优化
– 尽量减小多晶做导线的长度 – 通过两边接栅可优化栅极串联寄生电阻 – 通过梳状折叠可同时优化栅极电阻和漏极寄生电容 D D D
107
寄生优化设计
大尺寸晶体管的版图
注意:有的工艺会建议 不要在栅上布线
梳状折叠
108
寄生优化设计
晶体管漏极寄生电容优化
– 漏极一般接高阻节点或活性较大的节点 – 主要指漏极扩散区面积的优化 – 指标:漏极面积SD与有效栅宽We之比,越小越好
S D Qd = W e 1 2
D W1 Qd
SD Qd Qd = ≥ W 3 e 2 2 + Qd W2 D
S D Qd = W e 3 4
D Qd Qd
109
W2 Qd
寄生优化设计
晶体管漏极寄生电容优化举例
– ROM位线上接有大量晶体管的漏极,ROM 的位线电压建立速度受到寄生电容限制
地址
位线
110
寄生优化设计
Contact, via与其它层的连接
– Contact和via与其它层连接时存在接触电阻和电流密度 问题 – 一般采用多个最小孔并联的方法来减小电阻和提高可 通过电流 – 对于大面积的非金属层,接触孔的分布要均匀 电容 晶体管 电源线
111
8.4 版图设计准则 ('Rule' for performance)
8.4.1 匹配设计 8.4.2 抗干扰设计 8.4.3 寄生优化设计 8.4.4 可靠性设计
112
可靠性设计
避免天线效应 防止Latch-Up 静电放电ESD保护
113
可靠性设计
避免天线效应
– 天线效应:
当大面积的金属1直接与栅极相连,在金属腐蚀过 程中,其周围聚集的离子会增加其电势,进而使栅 电压增加,导致栅氧化层击穿. 大面积的多晶硅也有可能出现天线效应
114
可靠性设计
避免天线效应
– 避免措施:
减小连接栅的多晶和金属1面积,令其在所接栅面 积的100倍以下; 采用第二层金属过渡.
115
可靠性设计
Latch-Up效应
– 在N阱CMOS电路中,存在寄生pnp和npn晶体管,以及N阱和衬 底寄生电阻 – 寄生pnp,npn晶体管,以及它们的基极到电源和地的寄生电 阻,有可能形成正反馈回路 – MOS晶体管漏极的大信号摆动,通过漏极寄生电容向N阱和衬底 灌入电流,形成正反馈回路的触发条件 – 若正反馈回路的回路增益大于一,则有可能被触发而导致latchup,从电源汲取大电流
Nwell
116
可靠性设计
Latch-Up效应
– 多发生在大的数字输出Buffer(反相器) – 解决办法:令环路增益小于1 – 对于版图设计来说,应增加N阱和衬底接触孔的数量 和减小它们之间的距离,以降低N阱和衬底带电源和 地的寄生电阻 – 对于上华工艺, N阱和衬底接触孔间的距离不得大于 36um
117
可靠性设计
静电放电ESD保护
– ESD:Electrostatic Discharge – 人体或其他机械运动所积累的静电电压远远超过MOS 晶体管的栅击穿电压 – 集成电路需具备ESD保护电路 – HBM(human body model)是一种常用的测试集成电路 抗静电能力的电路 人体模型 2kV Device Under Test
118
可靠性设计
静电放电ESD保护
– 集成电路中接到MOS晶体管栅极的PIN更需ESD保 护,一般为输入PIN;而接到扩散区的PIN相对不易受 ESD损坏,一般为输出PIN 数字Buffer的剖面结构 Vo Vii o VDD DD
P+ P+ P+ P+ N+ N+ N+ N+ P+ P+
Gnd
N+ N+
VDD Vo
Nwell P-Subtrate
119
可靠性设计
静电放电ESD保护
输入PIN的ESD保护电路 目标:保证连接到核心电路的I点电压低于栅氧击穿电压 D1,D2的面积要大,以吸收大部分的电流,构成第一级保护 Rs的典型值从几百~几千欧姆,一般为多晶导线电阻或扩散区电 阻,宽度要大一些,以免被大电流烧坏 – D3,D4与Rs一起构成第二级保护,面积可以小一些 VDD ESD D1 RS D3 I 保 护 D2 D4 电 路 – – – –
120
可靠性设计
静电放电ESD保护
– 输入ESD保护电路会带来寄生效应,可能会影响输入信 号的带宽和增加热噪声 串联保护电阻 保护二极管的PN节电容 – 对于某些输出Buffer比较小的输出PIN,也可采用上述 ESD保护电路,不过串联电阻可减小至50~500欧姆
121
第8章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
122
8.5 电学设计规则与布线
电学设计规则给出的是将具体的工艺参数及其结 果抽象出的电学参数,是电路与系统设计,模拟 的依据. 如果用手工设计集成电路或单元(如标准单元库 设计),几何设计规则是图形编辑的依据,电学 设计规则是分析计算的依据.在VLSI设计中采用 的是计算机辅助和自动设计技术,几何设计规则 是设计系统生成版图和检查版图错误的依据,电 学设计规则是设计系统预测电路性能(仿真)的 依据. 电学设计规则为合理选择版图布线层提供依据. 123
第7章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
124
8.6 基于Cadence平台的IC设计
Cadence是一个大型EDA软件,它几乎可以完成电 子 设 计 的 方 方 面 面 包 括 ASIC 设 计 FPGA 设 计 和 PCB设计.与众所周知的EDA软件Synopsys相比 Cadence的综合工具略为逊色,然而Cadence在仿 真电路图设计自动布局布线版图设计及验证等方 面却有着绝对的优势. Cadence与Synopsys的结合 可以说是EDA设计领域的黄金搭档. Cadence包 含的工具较多,几乎包括了EDA设计的方方面面.
125
8.6 基于Cadence平台的IC设计
8.6.1 8.6.2 8.6.3 8.6.4 版图设计的环境 原理图编辑与仿真 版图编辑与验证 CMOS差动放大器版图设计实例
126
UNIX基本命令
About System
– login, logout, exit – passwd, date, hostid, hostname – whoami, man
About process
– ps, kill
127
UNIX基本命令
About Enviroment
– umask 022, source, alias, unalias, set, unset – .cshrc
About Directory and files
– cd, ls, mkdir, pwd, rm –r, rm, mv, chmod – cp, grep, find, vi
About Network
– ftp
128
8.6 基于Cadence平台的IC设计
8.6.1 8.6.2 8.6.3 8.6.4 版图设计的环境 原理图编辑与仿真 版图编辑与验证 CMOS差动放大器版图设计实例
129
Full-custom设计系统环境
完整的Full-custom设计环境包含
– – – – – 设计资料库 - Cadence Design Framework II 电路编辑环境 - Text editor / Schematic editor 电路仿真工具 – Spice/ADS/Spectre 版图设计工具 - Cadence virtuoso / (Ledit) 版图验证工具 – Diva/Assura/Calibre/dracula
系统环境
– 工作站与unix-based操作系统 – PC与windows操作系统(非主流)
130
课程将主要介绍和实践 Cadence以下工具的使用:
电路图设计工具 Composer 电路模拟工具 Analog Artist 版图设计工具 Virtuoso Layout Editor 版图验证工具Diva/Assura/Calibre/dracula
131
与Cadence有关的几个重要文件
.cshrc shell环境设定执行档 .cdsinit Cadence 环境设定档 cds.lib Cadence 环境资料库路径设定档 display.drf Cadence Layout editor 颜色图 样设定档 Technology file 包含与工艺相关的参数
132
Cadence的文件组织
Cadence 启动目录 icfb &
设计库
Library Directory
工艺库(techfile)
Cell Directory
schematic
单元1
单元2
单元3(基本单元)
layout
symbol
schematic
symbol
symbol
View Directory 定义在cds.lib中
133
Explain Cell views
134
8.6 基于Cadence平台的IC设计
8.6.1 8.6.2 8.6.3 8.6.4 版图设计的环境 原理图编辑与仿真 版图编辑与验证 CMOS差动放大器版图设计实例
135
原理图编辑与仿真流程
1. 2. 3. 4. 5. 6. 7. 建库 建底层单元 电路图输入 设置电路元件属性 Check & Save 生成symbol 原理图仿真or导出网表
136
1. 建库
在~/project目录下启动Cadence: icfb& 选择CIW中的菜单:File->New->Library… 指定库名,路径和工艺文件 或直接利用前面已经建好的library: lab
137
CIW(Command Interpreter Window) Cadence工具的集中控制窗口 输出域 菜单栏 Log文件 窗口号
输入域
命令提示行
鼠标按纽提示
138
查看现有library:cell:view
139
查看库路径
140
查看cds.lib
对 比
用vi cds.lib查看 其内容
要修改库路 径,对两者中 任何一个修改 141 即可
增加设计所需的基本库
在cds.lib里加入:
INCLUDE /net/eda450/disk1/cadence/IC4.46/share/cdssetup/cds.lib
142
查看现有library:cell:view
增加了一些基本库
找到了nmos:symbol
143
2. 创建基本单元
选择CIW中的File->New>Cell View… 选择library name: lab 输入cell name: and2 选择Tool: Composerschematic,这时View name 自动变为: schematic 按OK进入schematic editor
144
Check and Save
Hot key Schematic editor window 快速操作图示 按此选择 library:cell :view
145
3. 电路图输入
基本元件:analogLib库中 nmos/pmos(衬底与源端短接); nmos4/pmos4(含衬底端);vdd (电源);gnd(地)……
146
4. 定义元件属性
选中元件按'q'键
器件的CDF属性对应于 HSPICE模型中的各属 性,Instance Name对 应网单中的元件名, Model Name对应网单中 的模型名
定义 元件 参数
147
加wire, wirename, pin
Wire name 注意pin的方向
加wire可按"w"
148
Wire连接
单击wire(narrow)按钮 鼠标单击选中起始点; 再点击鼠标选中第二点; 双击——画出终点; Wire(wide)的绘制方法与此相同,二者无本 质区别.
149
添加wire name
点击wire name按钮 输入节点名 点击目标wire,放置 Wire name相当于给 节点命名,同名节 点被认为是一个电 气节点.
150
基本编辑操作
复制/移动:
点击工具栏复制/移动按钮或按"c"/ "m" ; – 单击操作对象,该对象就会粘到鼠标指针上,如果想 把几个对象作为一个整体一起移动,则要先选中所有 操作对象; – 再次单击一下鼠标,放置对象.
删除:
– 电击delete按钮或按"d", – 选中要删除的对象;
151
基本编辑操作
Undo:点击Undo按钮或按"u" ; 改变编辑模式:在按过功能按钮后系统会 保持相应的编辑状态,因此可以连续操作.
– 模式切换:按其它按钮 – 退出当前模式:按Esc键.
查看,更改属性:
– 点击"Instance properties"按钮或按"q"
152
5. 电路检查与保存
点击check&save按钮 错误内容:CIW窗口会显示错误说明.
– 节点悬空 – 输出短路 – 输入开路
153
6. 自动创建symbol
选择COMPOSER的菜单:Design->Create Cellview->From Cellview… 弹出窗口中已自动设置好library:cellview,检查无误OK
154
自动创建symbol
设置PIN的名字和位置
按OK后自动依据 schematic建立一个简单 的symbol;你也可以修 改pin的位置
155
修改symbol view
Symbol editor window
应用Shape function将 左图编辑成下面的图形 选择范围定义框 最后check and save
156
7. 原理图仿真
在电路图窗口中选择Tools->Analog Environment 弹出Analog Design Environment 窗口
157
Spectre 模拟器
在Setup->Simulator/Directory/Host中选择模拟器 spectre 在Setup->Model library中添加工艺库 在Analyses->Choose中选择仿真类型
158
仿真结果显示
点击Simulation->Netlist and Run 进行仿真 选择Results->Direct plot 弹出波形显示窗口
159
导出网表
后台工作,按OK后等待出现窗口提示, 若fail,需到si.log查看原因,一般为最后 一次对schematic修改后没有check and save
点击选择 lab:and2
输出网表 文件名
160
Hspice Netlist
这里的Netlist只包括电路描述部 分,若要执行Hspice仿真,还 需进行修改: 1. 将gnd!改为0 2. 删.subckt和.ends语句,并在 最后加结束语句.end 3. 加电源:vpower vdd! 0 5 4. 加输入信号 5. 加网表标题 6. 加元件model Netlist
161
可用于 LVS
7. 加分析语句和输出控制语句
可执行的 Hspice Netlist
An example of hspice netlist .lib '~/spice/csmc.lib' tt .options post probe .probe v(a) v(b) v(out) .trans 0.01ns 200ns uic vpower vdd! 0 5
标题 元件模型 输出控制 分析设置 电源
输入信号
vs1 a 0 pulse 0 5 10n 0.1n 0.1n 5n 10n vs2 b 0 pulse 0 5 20n 0.1n 0.1n 10n 20n MM5 out outn vdd! vdd! PM W=5u L=600.0n MM4 outn b vdd! vdd! PM W=5u L=600.0n
由schematic导出 的电路描述
MM3 outn a vdd! vdd! PM W=5u L=600.0n MM2 out outn 0 0 NM W=2u L=600.0n MM1 net17 b 0 0 NM W=4u L=600.0n
结束语句
MM0 outn a net17 net17 NM W=4u L=600.0n .end
162
8.6 基于Cadence平台的IC设计
8.6.1 8.6.2 8.6.3 8.6.4 版图设计的环境 原理图编辑与仿真 版图编辑与验证 CMOS差动放大器版图设计实例
163
LSW(Layer Selection Window) 主要是配合Edit使用 设定instance, pin是 否可编辑
设定可显示于 CIW上的层 设定LSW上所 选层的颜色 目前选用的层 工艺库名字 除选中层外其余皆不选用 no selectable 所有层都可选用 all selectable 除选中层外其余皆不显示 no visible 所有层都显示 all visible
164
Cadence版图设计流程
1. 新建一个library/cell/view 2. 进行 cell 的 版图编辑 3. 版图验证 4. 寄生提取与后仿真 5. 导出GDSII文件
165
1. 新建一个library/cell/view
– 建新的design library:lab
点击File new library 弹出new library窗口 在name框键lab,右边选attach to an existing techfile 在弹出的窗口中选工艺库: chrt35rf
– 在lab下建立一个cellview:inv : layout
点击File new cellview 弹出create new file窗口 Library name: lab; cell name: inv; tool: 选virtuoso
166
鼠标的位置
菜单项
目前的command 与上一点的相对位置
放大缩小的快速图示 修改,移动及复制的快速图示 Layout editor window 这些是编辑时的快速图示,也可 以使用hot key,在编辑时可以配 合shift做加选及ctrl做少选 量尺寸的快速图示
167
Set Grid
开启Display Options 来设定Grid .一般 Grid 的设法 为所有 layout rules 里的最小单位,在此 设为 0.05.若 Grid 没有设好,则在画 layout 时将会有很多 的困扰,更严重可能 会有 error 的情况, 所以每次开始画 layout 时请务必先做 设定.
168
2. 版图编辑操作
– 选取版图的层 – 矩形(recangle),线(path) – 标尺(ruler)的使用 – 图形尺寸调整(stretch) – 图形的移动和旋转 – 图形的复制,删除 – 图形属性修改
169
版图编辑操作
– 图形的合并(merge) – 加contact(四种,三种接触孔,一种过孔) – 定义multipath – 加Pin – 调用已画单元(cell) – 注意热键的使用 – 注意 ESC 和 F3 键的使用
170
Cadence Layout Editor的几种"高级"功能
– Contacts的定义和使用 – 层操作 – Pcell的安装和使用 – Multipart paths的定义和应用
171
Contacts
+ poly1 + metal1 = p1到m1的连接
contact
+ metal1 via
+ metal2
= m1到m2的连接
172
Contacts
173
Contacts
=> p2co => m1m2 => nsdco psdco metal1 + + + metal1 poly1 contact + via + metal1
174
+ metal2
active contact
Contacts
Dot pin indicating connectivity viaLayer viaPurpose
layer2 purpose2 layer1 purpose1
encByLayer1 encByLayer2
175
Contacts
176
symContactDevice( ; (name viaLayer viaPurpose layer1 purpose1 layer2 purpose2 ; w l (row column xPitch yPitch xBias yBias) encByLayer1 ; encByLayer2 legalRegion) (m1m2 via1 drawing metal1 drawing metal2 drawing 0.7 0.7 (1 1 1.5 1.5 center center) 0.4 0.4 _NA_) (nsdco contact drawing metal1 drawing active drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_) (psdco contact drawing metal1 drawing active drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_) (p2co contact drawing metal1 drawing poly1 drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_) )
Contacts
177
Contacts
例子:修改p2co,将m1对co改为最小包围 symContactDevice( ; (name viaLayer viaPurpose layer1 purpose1 layer2 purpose2 ; w l (row column xPitch yPitch xBias yBias) encByLayer1 ; encByLayer2 legalRegion) 0.4 => 0.3 (p2co contact drawing metal1 drawing poly1 drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.3 0.4 _NA_) )
178
最后 ok
Contacts
179
Contacts
按o键,create contact 生成contact array (5x5) m1+ m2
180
Cadence Layout Editor的几种"高级"功能
– Contacts的定义和使用 – 层操作 – Pcell的安装和使用 – Multipart paths的定义和应用
181
层操作
182
层操作
183
层操作
1 1: metal1 AND metal2 = poly1 2: metal1 ANDNOT metal2 = poly1 3: metal1 OR metal2 = poly1 4: metal1 XOR metal2 = poly1 5: metal1 GROWBY 0.4 = poly1 方法:先选中要操作的层,然后 点击create – layer generation… m1 m2 3 p1 2
4 5
184
层操作
例:注入区最后由active统一扩展而 成,而不用在版图设计中一一编辑 1: active GROWBY 0.6 = pimp 2: active GROWBY 0.6 = nimp
active
1
2
185
层操作
1 2
1: contact GROWBY 0.4 = poly1 2: contact GROWBY 0.3 = metal1
186
Cadence Layout Editor的几种"高级"功能
– Contacts的定义和使用 – 层操作 – Pcell的安装和使用 – Multipart paths的定义和应用
187
安装Pcell
在CIW(命令注释窗口)输入以下内容: setSkillPath(cons(prependInstallPath("samples/R OD/rodPcells") getSkillPath())) load("install/spcLoadInstall.il") spcInstall() 注意大小写不要弄错! 快捷方法:选中并 ctrl+c,然后在CIW中点击 中键,就可以把复制的内容粘贴过去,最后 回车
188
安装Pcell
下一步,ok则终止安装
Welcome Window 继续前阅读这部分 内容
189
安装Pcell
第一步:选择要 安装的Devices
这里只选择了最常用的 nmos/pmos,你也可以同时选上 其他选项,大家可回去练习
190
安装Pcell
第二步:选择目标库
一般将Pcell安装在工艺库 中,供所有设计库共用
191
安装Pcell
第三步:定义所用到的层
自动弹出层定义窗口 Required: 必须指定 Optional: 可不指定
192
安装Pcell
按右图的选项依次 定义好后按OK,然 后在 welome to the …窗口按 next, 进入下一步
193
安装Pcell
第四步:确定设计规则
自动弹出规则定 义窗口,根据设 计规则分别设定 各项值,然后按 OK,在第四步窗 口按next
194
安装Pcell
第五步:直接点击next
195
安装Pcell
第六步:提示找到安装devices所 需的文件,直接点击next
196
安装Pcell
第七步:依照默认选 项,直接点击next
197
安装Pcell
第八步:把上面定义的内容存入工艺文件
最后按OK完 成安装!
198
版图编辑,按i键
使用Pcell
增加的 Pcells
199
使用Pcell
利用Pcell生成 W=5u; L=0.6u M=2 的PMOS管
200
使用Pcell
Flatten Pcell 后,pcell就 被打散为各 个部分,在 此基础上对 其进行加 工,可得到 一些不规则 的版图设计
Flatten过程:选中要flatten的devices -> Edit -> Hierarchy -> Flatten…
201
例:
Flatten & adjust
202
Cadence Layout Editor的几种"高级"功能
– Contacts的定义和使用 – 层操作 – Pcell的安装和使用 – Multipart paths的定义和应用
203
Multipart paths
metal1 Master path pimp active Sub paths Guardring contact
定义Multipart paths的目的在于提高版图编辑效率: 1. 一次性拉出符合设计规则的多个图形; 2. 调整master path, sub paths自动随之调整
204
Multipart paths
Master path
按F3
205
Multipart paths
Subparts: *offset subpaths *enclosure subpaths *sets of subrectangle
206
Multipart paths
207
Multipart paths
208
Multipart paths
209
Multipart paths
210
Multipart paths
Template里 增加了 pguradring
211
Multipart paths
Name: pguardring 改为 nguardring
在pguardring的基础上 修改生成nguardring
212
Multipart paths
删去subpath: pimp,添加 subpath: nimp
213
Multipart paths
将nguardring的定义存入工艺文件
214
Multipart paths
Template里 增加了 nguradring
215
Multipart paths
除了定义guardring以外,multipart paths还 常用于定义以下结构:
– Busses – Contact arrays – transistors
216
Multipart paths
Sub parts
Master path
217
Multipart paths
Subpaths
Master path
调整master path, subpaths自动随之一起调整
218
一个例子
应用Contacts,pcells,和Multipart paths来画出反向驱动链 的版图,体会这些功能对提高版图编辑效率的作用: Vin Wp=10u Wn=4u M=1 Wp=10u Wn=4u M=2 Vout Wp=10u Wn=4u M=4
所有MOS管子用最小沟道长度
219
3. 版图验证
由于加工过程中的一些偏差,版图设计需满足 工艺厂商提供的设计规则要求,以保证功能正 确和一定的成品率
– DRC:Design rule check
版图设计不得改变电路设计内容,如元件参数 和元件间的连接关系,因此要做版图与电路图 的一致性检查
– LVS:Layout vs. Schematic
Layout verify tool: Assura
220
4.寄生提取与后仿真
实际的电路具有寄生效应,将会对原电路造成 特性上的改变,完整的设计应考虑版图设计后 的寄生影响 实际电路仿真的精度取决于寄生模型的准确度
– 寄生提取LPE:Layout Parasitic Extraction
寄生提取后的网表包含大量的杂散元件,使后 仿真时间增加,可采用device reduction来解决 Layout parasitic extraction tool: dracula
221
5. 导出GDSII文件
将版图数据转换成称之为GDS-II格式的码 流数据
– 导出 GDSII文件
CIW窗口,点击File Export stream…弹出 stream out 窗口 点击 library browser,选择 lab : drclvs : layout 在 Output File 中填写目录 ./verify OK
222
8.6 基于Cadence平台的IC设计
8.6.1 8.6.2 8.6.3 8.6.4 版图设计的环境 原理图编辑与仿真 版图编辑与验证 CMOS差动放大器版图设计实例
223
实例:CMOS差动放大器版图设计
VDD R1 MPS2 5 7 VIN 1 MN1 VINQ 2 MCS2 3 6 MGCS 0 MCF1 MN2 8 9 OUT+ OUTR2 MSF1 4
MSF2
MCF2
图8.63 画L型金属线作地线 图8.64 画出两只MCS3并将它们的栅,漏和源极互连
224
CMOS差动放大器版图设计
VDD R1 MPS2 5 7 VIN 1 MN1 VINQ 2 MCS2 3 6 MGCS 0 MCF1 MN2 8 9 OUT+ OUTR2 MSF1 4
MSF2
MCF2
图8.65 画出两只MN1 并将它们的栅,漏和源极互连
225
CMOS差动放大器版图设计
VDD R1 MPS2 5 7 VIN 1 MN1 VINQ 2 MCS2 3 6 MGCS 0 MCF1 MN2 8 9 OUT+ OUTR2 MSF1 4
MSF2
MCF2
图8.66 依次画出R1,并联的两只MSF1和 并联的两只MCF1 以及偏压等半边电路版图
226
CMOS差动放大器版图设计
VDD R1 MPS2 5 7 VIN 1 MN1 VINQ 2 MCS2 3 6 MGCS 0 MCF1 MN2 8 9 OUT+ OUTR2 MSF1 4
MSF2
MCF2
图8.67 通过对图8.66中半边版图 对X轴作镜像复制形成的完整版图
227
第8章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
228
图8.68 一个光纤通信系统用限幅放大器的系统框图
229
图8.69 图8.68所示限幅放大器的版图布局
230
第8章 集成电路版图设计与工具
8.1 8.2 8.3 8.4 8.5 8.6 8.7 8.8 工艺流程的定义 版图几何设计规则 版图图元 版图设计准则 电学设计规则与布线 基于Cadence平台的全定制IC设计 芯片的版图布局 版图设计的注意事项
231

对称性 多层金属 输入和输出 金属连线的宽度
较长走线的电阻效应 隔离环 层次化设计
232