VERILOG
Hardware Descript Language
Shanghai University Microelectronic R&D Center
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Table of Contents
1. EDA与硬件描述语言 2. Verilog HDL设计入门 3. Verilog HDL基础知识 4. Verilog行为描述 5. Verilog系统函数与编译向导 6. 实例分析
第一章
EDA与硬件描述语言
Shanghai University Microelectronic R&D Center
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EDA设计主要流程
第一步:行为级描述
在完成系统性能分析与功能划分的基础上,对于各个电路 功能模块,用HDL语言(Verilog HDL/VHDL)完成行为级 (Behavior Level)描述.
第二步:行为级优化与RTL级描述的转化
行为级算法优化与功能仿真
优化的目标是选择最优的算法实现方法 仿真的目的是为了验证给定的行为描述是否能够实现所需的功能
完成向RTL级描述的转化
现有的EDA工具只能接受RTL级(RTL:Register Transport Level寄存器传输级)描述的HDL文件进行自动逻辑综合
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EDA设计主要流程(续)
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以上步骤与具体的实现工艺无关
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EDA设计主要流程(续)
第三步:选定工艺库,确定约束条件,完成逻辑综 合与逻辑优化
逻辑综合与逻辑优化(Logic Synthesis & Logic Optimization)的目标是将RTL级HDL代码映射到具体的 工艺上加以实现 设计过程与实现工艺相关联
第四步:门级仿真
EDA设计过程的每一个阶段都需要进行模拟仿真 门级仿真包含了门单元的延时信息,需要相应工艺的仿真 库的支持
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EDA设计主要流程(续)
第五步:测试生成
功能测试(Function Test)--为了检测线路的逻辑, 时序等是否正确 制造测试(Manufacture Test)--实现高的故障覆盖 率,通常称之为测试向量,可自动生成(ATPG: Automatic Test Pattern Generation)
!
以上设计步骤通常称之为前端设计
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EDA设计主要流程(续)
第六步:布局布线(P&R:Place & Routing)
借助于版图综合的自动布局布线工具,在对应工艺的版图 库支持下完成的,通常称之为后端设计
第七步:参数提取 第八步:后仿真
主要进行时序模拟,考察在增加连线延时后,时序是否仍 然满足设计要求
第九步:制版,流片

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