architecture behavior of mux is
signal s: integer range 0 to 10;
begin
process(a,b,d0,d1,d2,d3)
begin
s<=0;
if(a='1')then
s<=s+1;
end if;
if(b='1')then
syyyy<=d3 after 30ns;
end case;
end process;
end behavior;
九 时序逻辑设计
思考题:
1 简要描述VHDL中设计异步控制信号和同步控制信号所采用的典型方法.
2 在什么条件下VHDL程序会导致寄存器生成 简要描述寄存器生成的设计准则.
3 简要描述VHDL中有限状态机的设计思想和通常使用的语句.
计算题:
1 分别编写一个具有异步复位功能的D锁存器和一个具有同步复位功能的D触发器,编写出对应的实体和构造体.
2 一个序列信号检测器具有一个数据输入端,一个复位控制端,一个时钟端和一个输出端,当连续4次触发输入信号为1101时,输出为1,否则输出0.为此设计一个Moore状态机,编写出对应的实体和构造体.
3 设计一个3/2分频器,该电路具有1位输入和1位输出;输入信号X与输出信号Y均为周期信号;要求实现的仿真波形如下图所示(每输入3个周期,则输出2个周期).
要求写出完整的程序:实体,结构体以及必要的库和包的说明.
十 存储器设计
思考题:
1 存储器可以分为哪些类别 它们各有什么特点
2 对于顺序存储器的设计,主要采用哪两种不同的方法
计算题:
1 设计一个单口RAM,该器件规格为4096x16bit.器件具有时钟触发,使能控制,读写控制和异步复位功能.编写出对应的实体和构造体.
2 设计一个单口的FIFO,器件规格为4096x16bit.器件具有时钟触发,读写控制和异步复位功能,并能给出全满(拒绝写入)和全空(拒绝读出)的信号.编写出对应的实体和构造体.

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