设计练习进阶
前言:
在前面九章学习的基础上, 通过本章十个阶段的练习,一定能逐步掌握Verilog HDL设计的要点.我们可以先理解样板模块中每一条语句的作用,然后对样板模块进行综合前和综合后仿真,再独立完成每一阶段规定的练习.当十个阶段的练习做完后,便可以开始设计一些简单的逻辑电路和系统.很快我们就能过渡到设计相当复杂的数字逻辑系统.当然,复杂的数字逻辑系统的设计和验证,不但需要系统结构的知识和经验的积累,还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务,以及与C语言模块接口的方法(即PLI),这些已超出的本书的范围.有兴趣的同学可以阅读Verilog语法参考资料和有关文献,自己学习,我们将在下一本书中介绍Verilog较高级的用法.
练习一.简单的组合逻辑设计

目的: 掌握基本组合逻辑电路的实现方法.
这是一个可综合的数据比较器,很容易看出它的功能是比较数据a与数据b,如果两个数据相同,则给出结果1,否则给出结果0.在Verilog HDL中,描述组合逻辑时常使用assign结构.注意equal=(a==b) 1:0,这是一种在组合逻辑实现分支判断时常使用的格式.
模块源代码:
//--------------- compare.v -----------------
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b) 1:0; //a等于b时,equal输出为1;a不等于b时,
//equal输出为0.
endmodule
测试模块用于检测模块设计得正确与否,它给出模块的输入信号,观察模块的内部信号和输出信号,如果发现结果与预期的有所偏差,则要对设计模块进行修改.

测试模块源代码:
`timescale 1ns/1ns //定义时间单位.
`include "./compare.v" //包含模块文件.在有的仿真调试环境中并不需要此语句.
//而需要从调试环境的菜单中键入有关模块文件的路径和名称
module comparetest;
reg a,b;
wire equal;
initial //initial常用于仿真时信号的给出.
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop; //系统任务,暂停仿真以便观察仿真波形.
end

compare compare1(.equal(equal),.a(a),.b(b)); //调用模块.

endmodule
仿真波形(部分):
练习:
设计一个字节(8位)比较器.
要求:比较两个字节的大小,如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试模型,使其能进行比较全面的测试 .

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